正交混频式UHF局放在zynq7处理器上的实现

周寒冰 张传远 马晓昆 王丹丹 王永贵 刘柱

关键词：信号调理;正交混频;镜像干扰抑制;局放;zynq7 SOC

UHF局放传感系统的调理电路主要有包络检波和混频两种检测技术，混频接收技术具有抗干扰能力强、峰值误差和相位损失小的优点，但直接实数混频会引入镜像频谱干扰。引入正交混频方法，利用xilinx公司的zynq7系列SOC处理器，设计了一套UHF局放正交混频接收机软、硬件。zynq7处理器芯片内部集成了FPGA和ARM，与板卡上的FPGA和ARM处理器级联电路相比，有低功耗、高可靠、小体积、低成本等诸多优势。此外，在克服镜像频谱干扰方面，采用了与传统哈特利算法不同的数字合并I、Q路信号的方法，不再在模拟域内移相并做模拟信号的电桥合并，而是将正交混频输出的I、Q路信号直接送入双路ADC采样，对下变频降频后的局放信号做高速采样，再在zynq SOC内部对数字信号做数字移相和数字合并，可避开大带宽电桥芯片的采购问题。为了实现数字移相，设计了一套短时傅立叶变换程序，将采集到的非平稳Q路信号转换到频域，然后再将Q路信号延时一个采样周期，设计ADC的信号频率4倍采样率，这样延迟一个频域时延对应时域相位90°，然后再用短时反傅立叶变换转换回时域，与缓存的I路信号对齐相加，实现I、Q路数字信号合并。

1系统硬件设计

按照文献[1]的UHF直接式混频体制局放接收机，结构如图1所示：

其中，1是限幅器;2是前置放大器;3是混频器;4是频率综合器;5是中频放大器;6是低通滤波器;7是对数放大器。

图1中的局放实信号经过限幅器、LNA放大后，直接与本振VCO相乘混频，将射频信号直接搬移到零中频，然后再放大和滤波，此时混频器输出在零中频处必然混入了镜像频谱。对接收信号而言，该镜像频谱是干扰信号，由于镜像频谱的功率与局放有用信号一样，所以造成3dB信噪比损失。

1.1哈特利正交混频电路

哈特利算法能有效消除镜像频谱干扰，正交混频输出信号为：

哈特利镜像抑制原理如图2所示：

如图2所示的哈特利原理图中，①、②正交混频后，输出的I、Q两路信号经过③、④低通滤波，变成两路正交信号，由⑤所示的模拟移相器将Q路信号移相90°，再将两路对齐的信号经过电桥合并。但⑥中所示的1200 MHz带宽的模拟合并电桥芯片难以采购。

1.2数字域内镜像抑制方法

设计了新电路，正交混频芯片选用ADI公司的LTC5586UIH，本振选用ADI公司的ADF4351，本振输出频率由zynq处理器自动设置。哈特利算法的难点在于I、Q路合并的这个1200MHz电桥芯片，由于频段低、带宽大而难以采购，如果把问题引进到数字域，利用数字信号处理的方法来解决问题，就变得相对容易。具体实现原理如图3所示。

如图3所示，局放接收天线后面是一个Mini-Circuits公司的RHP-180+型集成300—3000 MHz的带通滤波器模块。经过低噪放LNA1放大20 dB后，采用正交混频的办法，局放实信号被两路正交本振信号分别相乘，输出零中频信号变成正交的I、Q两路信号。先把中频I、Q两路信号经过放大和抗混叠滤波（截止频率小于20 MHz），再进行ADC采样，ADC采样频率80MHz，转换成I、Q两路数字信号。

对这两个模拟信号继续进行抽样频率f的采样，变换到采样频率f的速率上去，离散信号为：

ADC采样后的Y、YBQ信号，分别代表复信号的实部和虚部，需要对Q路数字移相90°再与I路合并，数字移相器设计文献是基于锁相环倍频，对输入信号的频率有限制，由于局放信号带宽太大，所以，这种锁相环型的数字移相器不再适用。

利用4倍过采样关系，设计了一种特殊局放数字移相器。如图4所示，局放信号是典型的非平稳信号，FFT变换已经不再适用，只能使用短时傅立叶变换STFT（short time fourier transform），STFT中加Hamming窗，短时傅立叶变换将Q路信号转换到频域，频域信号延迟一个采样周期，一个采样周期刚好对应时域上90°相位关系，需要利用过采样特性，直接对Q路频域信號延迟一个f周期，再将频域Q路信号经过短时反傅立叶变换到时域。然后将变换回来的Q路信号和I路信号相加，轻松实现I、Q两路信号数字域内的合并，避免了模拟电桥芯片的瓶颈。合并后的数字信号，消除了镜像干扰。

1.3高速采样与处理器硬件

混频器后面的抗混叠滤波器带宽20 MHz，4倍过采样，所以ADC采样速率为80 msps，采样位宽12 bit，选用ADI公司的AD9635型采样芯片，内置两路ADC转换通道，实现I、Q两路信号的独立采样，ADC转换后的数字信号与处理器问是LVDS高速接口。

如图5所示，I路差分信号连接到VINA+，VINA一、Q路差分信号连接到VINBq-、VINB一，转换信号分别从DOA+、DOA一、DIA+、DIA一以及DOBq-、DOB一、DIBq-、DIB一这两对LVDS接口连接到zynq处理器。

为了与高速ADC接口，以及保证局放复杂的信号处理速度，处理器板卡搭载一颗Xilinx可编程FPGA芯片XC72015，集成了Cortex-A9双核CPU和74K可编程逻辑单元，同时具备了硬件编程和软件编程功能。

局放采样后的数字信号，经过LVDS接口进入处理器，处理器内设计了Cortex-A9处理器的block design硬件图，调用processor system IP以及相应的AXI总线，将ADC采样数据通过AXI—HP0高速总线存人DDR3内缓存，信号处理在cortex-A9处理器内完成。FPGA内部的处理器电路图如6所示。

如图6所示，zynq7 process IP调用后，局放信号ADC采样数据需要跨时钟域，通过自己写的一个双口RAM模块，连到axi-DMA IP，再连接到axi_smart_connect ip，最后进入zynq Cortex-A9处理器的高速接口axi_hp0，由axi_hpO完成数据向DDR3的缓存。4D8C03FC-AFA9-4BA6-B999-5735D2375B37

2系统软件设计

消除了镜像干扰后的UHF局放数据处理主要是提取三个变量：相位、放电次数n、放电量Q。并用二、三维图谱显示出来。这三个参数中，相位范围0～359°，共360°;放电量Q就用采集到的局放信号幅度来近似表示，幅度大，放电量也大;放电次数n需要使用软件算法来提取。

ADC采样频率80 Msps，每秒采样80M个样点，每次采样时间交流电一个工频周期20 ms，所以，每次采样点数80M×0.02s=1600000个点，这么多采样点数分布在0-359°这360°的相位上，每一度相位对应采样点数为1600000/360～4444.44个样点。

为了降低数据处理量，只需要在单位数据中，提取最大值信号，完全可以替代这些单位数据内的放电量，本文采用每80个采样数据中，搜索出最大值max（v），这个最大值完全可以代表这80个值中的放电量大小，其余的数据抛弃不用，这样，可以直接将处理数据降低到1600000/80=20000个，可以极大减少显示数据存储量。

2.1放电次数提取

放电次数n的提取不能象放电量Q那样减少采样数据，它按照计算采样值与阈值问关系，统计每个相位角度内，发生的采样值超过阈值的次数，以此作为这个相位上的实际放电次数。具体算法为：

首先指定一个放电量平均值作为阈值V，这个值需要根据实际数据确定;

将采集数据中，前后两个采样值跨过V，就认为是一次放电;

如果没有采样值跨过V的放电值，或者采样值一直小于V，都认为没有放电。

采样信号幅度如图7所示，a、b点可以认为各有一次放电，采样值过V的次数就是放电次数，V值根据实际信号幅度来设置。

2.2系统软件流程

由于一次局放数据采集，ADc前面的抗混叠滤波器只能覆盖20 MHz带宽，而局放发生是周期性的，要对整个局放300～1500 MHz频段做扫描，需要软件更新本振频率，增加采集次数来覆盖整个局放频段，为了覆盖全整个局放频段，需要接收次数为：（1500MHz-500MHz）/20 MHz=50次，每次接收时间是一个工频周期20ms。ADC采集满正交I、Q路的一个工频周期數据后，依次执行数字移相，合并I、Q去镜像，提取放电次数n、相位、放电量Q，三维图谱数据计算，输出，图谱显示。

具体流程如图8所示：

3测试结果

为了对比正交混频与实数混频性能，拿一台市场上某厂家的实数混频局放传感设备做对比，设计了一套局放显示软件界面。具体测试方案如图9所示。

如图9所示，前面两个黑盒子是相同的两个UHF局放传感器，后排下面的黑盒子是市场上的实数混频局放传感设备主机，上面裸露的PCB板卡是本项目正交混频局放传感系统，右边电脑上装了一套显示软件，采用打火器放电产生局部放电信号。

测试二者性能，正交混频型局放传感系统中，局放传感器上的信号经过局放调理电路采集电路，信号进入zynq SOC处理器内，其中zynq内置Cortex-A9 ARM处理器需要开发Linux操作系统。

zynq处理器嵌入式Linux操作系统驱动开发，分为四个步骤：fsbl、uboot、kernel、file system，启动正常后，打印信息如图10所示。

示波器显示的放电打火器放电混频输出I路波形见图11：

测试对比如图12所示，通道2是正交混频型局放传感系统，通道1是市场上采购的某厂实数混频局放传感设备。正交混频型接收信号强度和抗干扰性能明显超出市场上实数混频局放系统3dBm以上。

4结论

利用Xilinx公司主流zynq7系列处理器实现了UHF正交混频式局放检测设备，对比市场现有UHF局放设备，首先，zynq处理器将FPGA与ARM核集成到一个芯片内部，减少了芯片数量，提高了设备集成度，减少了设备体积和重量，降低了产品功耗和成本;然后，由于FPGA能支持高速ADC采样，很容易实现正交混频的数字移相，以及I、Q路数字合并，完全消除了镜像干扰，提高3 dB信噪比，同时避免了哈特利算法消除镜像干扰时的大电桥芯片采购难题。经过与市场上大公司UHF局放产品对比实测性能，检测精度要超出3 dBm以上，是一种性价比很高的局放传感产品。4D8C03FC-AFA9-4BA6-B999-5735D2375B37