基于PLP 技术的DrMOS 混合式互连封装工艺

员展飞,王希有,曹思成,杨道国

(桂林电子科技大学 机电工程学院,广西 桂林 541004)

功率器件封装趋于轻薄短小、高集成度[1]。DrMOS[2]是Intel 公司2004 年提出的一种服务器主板节能技术,集成了一个集成电路(Integrated Circuit,IC)芯片与两个MOSFET 芯片。将多颗不同功能的芯片集成到一个封装体内,能够有效减少功率损耗,减小与高频分立功率级相关的寄生阻抗,有助于高频率运作。

DrMOS 的封装方式多采用方形扁平无引脚封装(Quard Flat No-lead Package,QFN),键合方式多采用引线键合。在高密度封装环境下,引线键合方式会加剧信号的拥堵和干扰,甚至会导致信号延迟,引线键合互连已渐渐不能满足高密度封装趋势要求[3]。2015 年潘华[4]提出了一种具有倒装及堆叠技术的DrMOS 封装工艺,HSMOS 芯片源极与引线框架铜片键合,LSMOS 芯片采用倒装工艺,IC 芯片堆叠在LSMOS 上方。该封装工艺器件电性能测试相比主流产品转化效率提升4%,但目前倒装工艺仅为国际几所功率芯片大厂所使用,工艺难度大,良率较低。王潇雨[5]拆解国外某新型DrMOS 产品,研究其结构与工艺,发现采用嵌入式封装与倒装技术,产品具有极低的导通电阻,但工艺复杂,难度高。国外某公司推出铜片夹扣键合[6]的模块,通过铜片夹扣键合取代引线键合,提高生产效率与电性能,但这种技术多被国际整合元件制造商(Integrated Device Manufacturing,IDM)垄断,关键工艺技术国内相关人才较少。

针对引线键合生产效率低,电性能日渐不能满足使用要求但先进封装工艺难度高的问题,本文基于模塑封互连[7]技术与PLP[8-9]技术,部分重布线层形成铜层连接取代引线键合,提出一种高性能、高效率、工艺难度低的混合式互连DrMOS 封装工艺。

1 工艺介绍

DrMOS 器件中IC 芯片焊盘与MOSFET 芯片栅极焊盘尺寸较小,压焊位置精度要求高。为降低工艺难度,IC 芯片与MOSFET 栅极采用引线键合,MOSFET源极采取溅射、电镀加厚种子层形成铜层。具体工艺如图1 所示。

图1 关键工艺流程。(a)上芯;(b)压焊;(c)塑封;(d)镀铜互连;(e)后处理Fig.1 Key process flow.(a)Die attached;(b)Wire bonding;(c)Molding;(d)Cu plating interconnecting;(e)Post treatment

压焊工序:IC 芯片与引线框架引脚、IC 芯片与MOSFET 栅极引线键合互连;

塑封工序:使用膜辅助塑封机塑封,设计模具结构,将辅助膜压在HSMOS 与LSMOS 的源极上表面,避开压焊位置,注塑成型,后固化;

镀铜互连工序:在塑封后的器件表面相应位置激光钻孔,由磁控溅射镀膜机在器件相应位置先后溅射一层100 nm 厚度钛与100～300 nm 厚度铜[10],完成种子层沉积,电镀[11]加厚种子层形成铜层连接,最后刻蚀形成电路互连图形。

2 模型建立

混合式互连工艺结构与引线键合结构均采取相同的引线框架,引线框架结构为简化半刻蚀结构后的商用引线框架。两结构示意图分别如图2(a)、(b)所示。

图2 在Q3D 内的模型。(a)混合式互连工艺封装模型;(b)引线键合封装模型Fig.2 The model in Q3D.(a) The mode with hybrid interconnecting;(b) The model with wire bonding

重要结构初始模型尺寸如表1 所示。

表1 封装体主要结构初始尺寸与材料Tab.1 The initial dimension and material of the packaging

3 有限元分析

使用Ansys Q3D 提取两种结构的杂散参数[12],对两种结构的电性能进行比较;使用Ansys Icepak 对两种结构散热性能分析;使用Ansys Mechanical 对混合式互连工艺器件进行热应力与翘曲分析[13],验证工艺的可行性。

3.1 电性能分析

模块内部的寄生电感是评价模块封装设计的重要指标。寄生电感会造成电压过冲和振荡,减缓开关速度,增加开关损耗[14]。

在Ansys Q3D 内建立模型,如图2(a)、(b),键合线为20 μm 铜线,设置材料,后设置激励源,如表2 所示。对上述两种封装体功率芯片源极的寄生电感在0.01～100 MHz 进行了仿真提取。由于两种结构的栅极键合完全相同,故不作比较分析。两种封装体HSMOS 与LSMOS 的源极寄生电感如图3(a)、(b)所示,随着频率增加,寄生电感减小。Plan A 为混合式互连工艺封装体,Plan B 为引线键合封装体。

对于中毒性僵苗田块，要及时排水晒田，增温补氧，改善土壤环境。坚持浅水勤灌与轻搁田相结合，提高土壤通透性，加速土壤环境更新，氧化还原性有毒物质。对于冷害僵苗的田块，在秧苗返青后，也应排水露田，以水调温，以水保温，日晒夜灌，提高水温和土温。

表2 寄生电感的激励源设置Tab.2 Sources,sinks of parasitic inductances

依据DrMOS1.0 的标准电参数要求,DrMOS 的典型值范围大于500 kHz,应用于台式机的典型值范围为大于1 MHz,开关频率的典型值为1 MHz,故比较两种结构在1 MHz 下的寄生电感,如图3 所示。在工作频率为1 MHz 时,引线键合封装体HSMOS 源极寄生电感为280.7717 pH,混合式互连工艺封装体为130.57 pH,减少了53.5%;引线键合封装体LSMOS源极寄生电感为607.33 pH,混合式互连工艺封装体为209.57 pH,减少了65.49%。由此得出,混合式互连工艺大幅减少了器件的寄生电感。

图3 模型寄生电感仿真结果。(a)HSMOS 源极寄生电感;(b)LSMOS 源极寄生电感Fig.3 Parasitic inductances of the models.(a)HSMOS source inductance;(b)LSMOS source inductance

3.2 热分析

使用ANSYS Icepak,依据JEDEC 标准,设置305 mm×305 mm×305 mm 静止空气环境域,环境温度为25 ℃,PCB 为JEDEC 标准2S2P 板,忽略键合线的影响,仿真分析引线键合封装体与混合式互连工艺封装体的散热性能。

电路位于芯片上层5 μm 区域,为了更准确模拟芯片发热情况,采取在芯片上表面添加热源的方式,两种封装体模型在Icepak 的示意图如图4(a)、(b)所示。IC 芯片上表面热源1 热耗散功率为0.2 W,HSMOS 芯片上表面热源2 热耗散功率为2.43 W,LSMOS 芯片热源3 热耗散功率功耗为2.11 W。

图4 在Icepak 内的模型。(a)混合式互连工艺封装模型;(b)引线键合封装模型Fig.4 The model in Icepak.(a)The model with hybrid interconnecting;(b) The model with wire bonding

设置材料参数,划分网格,后进行计算分析。

两封装体的温度云图如图5(a)、(b)所示,在引线键合封装体中,最高结温位于HSMOS 芯片上表面的中心位置,为144.958 ℃。如图6(a)、(b)所示,HSMOS 芯片表面结温以芯片中心为圆点,温度向四周递减;混合式互连工艺封装体最高结温位于HSMOS芯片上表面靠近栅极位置,为145.580 ℃。由HSMOS芯片表面结温对比分析可知,重布线层将芯片产生部分热量传递到其他位置,降低了HSMOS 芯片的结温。

图5 器件温度云图。(a)混合式互连工艺封装模型;(b)引线键合封装模型Fig.5 Tempature nephograms of device.(a)The model with hybrid interconnecting;(b)The model with wire bonding

图6 HSMOS 芯片温度云图。(a)混合式互连工艺封装模型;(b)引线键合封装模型Fig.6 Temperature nephograms of HSMOS chip.(a) The model with hybrid interconnecting;(b) The model with wire bonding

热阻是评价一个封装设计热性能的标准,根据公式(1)可计算得到热阻:

式中:Tj为芯片结温;Ta为周围环境温度;Pd为热耗散功率。经计算,引线键合封装体封装设计热阻为:25.44 ℃/W;混合式互连工艺封装体封装设计热阻为:25.31 ℃/W,混合式互连工艺封装体热阻较引线键合封装体减少了0.13 ℃/W。

3.3 热应力与翘曲分析

结构材料因为各自膨胀系数不同,随温度变化会产生热应力与翘曲[15]。在本文所设计的混合式互连工艺流程中,热应力主要发生在封装体塑封后固化过程:封装体在175 ℃的塑封机模具温度下完成塑封,固化冷却至室温25 ℃。封装翘曲会直接影响表面贴装工艺SMT 的质量,因此,封装体要满足后续表面贴装工艺的热应力要求:在回流炉260 ℃的最高温度下进行回流焊,安装在PCB 板上。使用Ansys Mechanical 分析在参考温度为175 ℃时混合式互连封装体分别冷却到室温25 ℃与加热到回流焊最高温260 ℃时的翘曲情况。由于键合线对结果影响较小,约为2%,忽略键合线。两个工序下模型在Mechanical 内的示意图分别如图7(a)、(b)所示。

影响封装体产品质量的主要因素为高度方向上的形变量,因此,沿封装底面两条对角线分别作两条路径,分析沿对角线路径上z方向上的形变量,对角线z方向上的最大差值即为封装翘曲值。

分析封装体塑封后固化的热应力与翘曲情况,设置175 ℃的环境温度,加载25 ℃的温度载荷,模型如图7(a)所示。总变形云图如图8(a)所示(变形放大31倍),封装体结构中心向上突起,四角及其周围部分向内扣,翘曲最大值点位于塑封料较薄的两个角处。对角线路径z方向翘曲值如图9(a)所示,Path1 与Path2 垂直方向封装翘曲值分别为23.159 μm 与19.2962 μm,小于50 μm,符合封装翘曲规范。封装体应力最大点在IC 芯片边缘与焊膏的结合处,为956.9 MPa,如图10(a)所示,应力最大值未超过硅材料断裂的应力极限值6～7 GPa,符合热应力要求。

图7 在Mechanical 内的模型。(a)25 ℃时的模型;(b)260 ℃时的模型Fig.7 The model in Mechanical.(a)The model at 25 ℃;(b)The model at 260 ℃

图8 (a) 25 ℃时模型总变形云图;(b) 260 ℃时模型总变形云图Fig.8 (a) Nephogram of total deformation of module at 25 ℃;(b) Nephogram of total deformation of module at 260 ℃

分析封装体SMT 工序的热应力与翘曲情况,设置环境温度175 ℃,加载260 ℃的温度载荷。由仿真结果分析,总变形云图如图8(b)(变形放大46 倍)所示,封装体结构中心下凹,四角及其周围部分向上翘曲,总变形最大值点位于塑封料较薄位置的两角处。对角线路径z方向翘曲值如图9(b)所示,Path1 与Path2 垂直方向封装翘曲值分别为7.9763 μm 与8.5672 μm,均小于50 μm,符合封装翘曲规范。封装体应力最大点在HSMOS 芯片左上角点与铜层结合处,为1189.8 MPa,如图10(b)所示,应力最大值未超过硅材料断裂的应力极限值,符合热应力要求。

图9 (a)25 ℃时对角线路径z 方向变形;(b)260 ℃时对角线路径z 方向变形Fig.9 (a) Deformation in z-direction of diagonal path at 25 ℃;(b)Deformation in z-direction of diagonal path at 260 ℃

图10 (a)25 ℃时模型应力分布图;(b)260 ℃时模型应力分布图Fig.10 (a) Nephogram of module stress distribution at 25 ℃;(b)Nephogram of module stress distribution at 260 ℃

4 结论

本文提出一种生产效率高、电热力性能优的DrMOS 混合式互连封装工艺。通过有限元软件对比分析引线键合封装结构与混合式互连工艺封装结构的电、热性能,发现混合式互连工艺结构大幅降低了功率芯片源极寄生电感,热性能有所改善,且塑封工序与SMT 工序产生的热应力与翘曲均符合设计规范,验证了混合式互连封装工艺的可行性以及先进性。混合式互连封装工艺是一种具有潜力的DrMOS 封装方案。