用于CMOS图像传感器的高速高精度斜坡ADC设计技术研究∗

张 倩郭仲杰余宁梅吴龙胜

(1.西安音乐学院计算机教研室，陕西 西安710061；2.西安理工大学自动化与信息工程学院，陕西 西安710048；3.西安电子科技大学微电子学院，陕西 西安710065)

作为万物互联的传感器网络，图像传感器发挥着举足轻重的作用。图像传感器分为CCD电荷耦合器件和CMOS图像传感器。早期由于工艺技术的原因，CCD器件占据绝对的市场比例。近二十年左右，CMOS工艺技术突飞猛进，加上CMOS图像传感器在集成度和低功耗等方面的绝对优势，推进了CMOS图像传感器的快速发展。随着大数据时代和5G时代的到来，电子成像系统对传感器的速度、精度和集成度要求与日俱增，因此，近年来CMOS图像传感器的发展非常迅速[1－4]。

从目前大量的文献研究成果来看[5－7]，高速CMOS图像传感器基本上都采用全流水的工作方式，这样影响传感器速度的是每一级并行工作的电路。根据列级读出电路的特点，并行工作的电路主要包括，像素单元的电荷转移与采样电路，列级ADC，并串转换与数据输出电路。对比这些电路，其中速度最难提升的是列级ADC。由于列级ADC在CMOS图像传感器中的特殊性，考虑到功耗和面积的双重约束，一般采用的是单斜式结构，即斜坡ADC。斜坡ADC的组成单元包括采样保持，比较器，计数器等关键模块。对于n位分辨率的ADC，计数器的计数范围为从0到2n－1个主时钟，可见，斜坡ADC的速度随着分辨率的提升急剧下降，这导致在高精度量化的应用中很难克服速度衰减问题。

因此，文献[8－13]对单斜式结构进行了不断的改进，其中共性的特点是都提出了两步式的解决方案。很明显，两步式结构可以压缩斜坡ADC的转换时间，然而这里有个关键问题是，在两步式的量化过程中，斜坡被分为多个分段区间的斜坡相叠加而成，这对斜坡间的无缝切换要求比较高，否则会存在各斜坡之间的非线性误差。斜坡之间的切换很难做到无缝切换，总会存在一定的误差，这使得该方法的精度受到一定的制约。文献[11]对斜坡间的误差进行了研究，提出了一种巧妙的解决方法，但是为了确保存储电压的精度需要增大斜坡电压保持电容，这将会导致大阵列下斜坡驱动能力必须大大增加，造成芯片面积和功耗的巨大消耗。文献[12]提出的两步式相关多采样方法虽然可以提高两步式的转换速度，但是对于低位的转换仍存在子区间由于失调失配引起的衔接性问题。文献[13]更是将两步式单斜式改进为两步式SAR与SS的合成，进一步压缩了转换时间，虽然第二步的子斜坡区间是实时产生的，但是斜坡间的失配问题依然存在。

针对上述分析的问题，本文基于两步式架构的设计思想，以进一步提高两步式的速度为目标，一方面将两步式中的第一步前移到像素的采样读出阶段，实现时间的共享，消除了两步式中第一步消耗的时间。另一方面，通过第一步的处理，将第二步的斜坡下移到第一个斜坡区间，即实现单一区间的量化，避免了多斜坡之间的非线性问题。具体的设计方案与验证结果如下所述。

1 基于时间共享与固定区间的高速高精度两步式A/D转换架构

传统的单斜式ADC结构如图1所示，其中AMP和电容C1，C2组成像素输出的采样与放大电路，放大倍数由C1和C2的比例决定，电容C3为保持电容。在单斜式ADC的量化阶段，比较器CMP对保持的模拟电压和斜坡电压进行比较，同时在比较的过程冲同步计数，当比较器翻转时的计数值即为量化的数字结果。正是由于这一过程的特点，其量化时间比较长。随之改进的结构是图2所示的两步式结构，该结构可以将单斜式的时间消耗大幅压缩。但是从图3所示的两步式多斜坡区间的关系可以看出，斜坡之间的无缝切换非常重要，它对线性误差影响很大。

图1 单斜式ADC结构

图2 两步式多斜坡ADC结构

图3 两步式斜坡间的关系

本文针对这一问题提出了一种有效的解决方案，如图4所示。由AMP和电容C1，C2组成的像素输出采样放大电路与传统结构一致，所不同的是，在本文提出的两步式中，每一步的具体工作过程如下所述。其中VL到VH是列级ADC的模拟量化范围，按照两步式的工作过程，第一步量化M位，n＝2M－1，第二部量化K位。

第一步，开关S1闭合，开关S2闭合至CMP1翻转时刻，保持电容C3的下极板会根据像素输出采样放大的值动态切换，直至切换到预期的值。由于像素输出与采样放大的时间是一定的，所以将在这一段时间内，对正在建立的保持电压VA进行从V1到Vn的比较，当VA超过V1时，保持电容C3的下极板接V1。当VA超过V2时，保持电容C3的下极板再切换到V2。当VA趋于稳定时，保持电容C3的下极板将固定到上一状态保持不变。比较器的比较过程和电容C3下极板的变化过程是同时发生的，当比较器状态发生变化后，此时电容下极板的开关将会断开，此时电容下极板维持当前值。需要注意的是，电容上下极板变化的过程中互相不会有影响，这需要提高采样放大的输出驱动来保证。

第二步，这一步才是列级ADC真正消耗时间的部分。此时S1和S2均为断开状态，保持电容C3两端的电压差此时处于VL到V1之间，因此，将保持电容C3两端的电压差与VL到V1之间的固定斜坡进行类似于单斜式结构的比较，完成第二步的量化。

最后，将第一步的结果和第二步的结果相加，即得到最终的量化结果。以图4中的VA为例，在采样电路输出过程中，同步查找VA所在的区间:

图4 本文提出的两步式结构与时序关系图

在细量化区间，针对式(1)中的ΔV，通过四输入比较器直接得到单一区间的斜坡比较，即ΔV在式(3)中进行比较量化，最终通过对m和k进行译码实现M＋K位的高精度量化结果。

从上面推导可以得到，列级采样保持结束后，电容C3两端的压差时钟VC3，对应比较器的V1P和V1N输入端，比较器的另外一组输入端V2P和V2N对应固定的斜坡信号，保证了V1到VH的任意一点信号都可以被快速且单一区间量化。

根据上述分析可以看出，本文提出的方法具有以下优势:①利用列级采样过程的时间，并行完成了粗量化的工作，为两步式A/D转换节省了大量时间；②保持电容C3的下极板电压不会发生类似传统结构的电压突变，从而降低电容对切换速度的制约；③细量化阶段的电压比较始终采用单斜坡实现，而且没有引入余量增益与做差电路，从而提升了粗细量化的斜街，避免了传统两步式的切换误差问题。利用本文提出的方法可以在提高两步式A/D转换速度的同时，也改进了粗细量化的转换精度，为高动态范围的CMOS图像传感器提供了有效的解决方案。

2 实验结果与数据分析

为了验证所提出方法在实际芯片中的可行性，论文在一款基于55 nm 1P4M工艺的2 048×2 048规模CMOS图像传感器设计中对上述提出的改进方法进行了具体电路的详细设计与测试验证。设计输入为2 048列像素输出列线的模拟信号，量化范围为1.2 V到2.8 V。该设计的分辨率为12位，计数器时钟频率为500 MHz，其中第一步量化4位，时间长度为0.5μs，第二步量化8位，时间长度为0.5μs。具体在电路实现中的表现是，在像素输出与列级采样的过程中，对采样保持建立过程中的信号最多进行24－1次比较，根据比较的结果确定开关S2<1∶24－1>的编码方式，从而确定保持电容C3的下极板所接电位。同时输出比较器最后一次翻转对应的电位作为最后加法器的输入。在第二步的量化中，斜坡范围为1.2 V到1.3 V，计数器的范围为0到255，比较器翻转时对应的计数器值为底8位的量化结果。最后将两步的量化结果拼接相加得到12位数字信号的完整输出。

如图5所示为电路内部详细的设计原理。其中虚线框中的电路为列级电路，共有2 048列，V1到Vn的参考电压信号和VL到V1的固定斜坡信号由芯片级共用电路提供。由于电容C3的下极板会根据VA上升的幅度呈台阶上升，最终当VA稳定时，C3的两端电压差处于V1－VL之间，这样就可以将所有信号下移到V1－VL之间。对于V1到Vn的参考电压信号，由于是直流信号，可以很好的保证列级之间的一致性。而对于VL到V1的固定斜坡信号，由于是受时间约束的瞬态信号，在版图布局时，需要充分考虑列级金属走线引入的布局差异，通过反补偿的方式抵消列级之间的差异，同时，在时间允许的情况下，也可以考虑采用数字相关双采样技术予以消除。如图6所示为考虑像素规格尺寸的列级版图设计，实际设计列宽为7.5μm，为了提升电路在有限列宽下的抗干扰程度，关键的参考信号、斜坡信号、电源地信号走线均采用了提升驱动能力与隔离的措施。

图5 两步单斜ADC电路在列级的并行实现

图6 本文提出的两步单斜ADC电路与版图实现

通过将量化后的数字信号与模拟输入信号进行比对后发现，论文所提出的方法实现了高速与高精度的目标，图7所示为光电转换实际输出曲线，图8所示为DNL和INL的实际仿真验证曲线，其中DNL的最大值为0.12LSB，INL的最大值为0.08LSB，这一优秀的线性误差参数将为高端CMOS图像传感器提供良好的支持。表1列出了本文验证结果与相关文献的对比，可见，本文工作采用时间共享后，将行时间压缩到500 ns，提高了CMOS图像传感器的帧频。采用固定区间的细量化后，DNL和INL质保均表现良好，显示了一定的线性优势。除此之外，论文在功耗和噪声方面，也没有任何牺牲。

表1 本文研究成果与参考文献的对比

图7 光电转换实际输出曲线

图8 DNL和INL的验证对比曲线

3 结论

本文针对单斜式ADC的速度有限缺点和两步式多斜式ADC的线性误差缺点，提出了一种基于时间共享和单区间斜率的高速高精度两步式ADC结构。采用第一步与像素输出采样并行的方式，进一步提高了两步式ADC的速度。采用电容顶极板电压切换技术，将两步式的多斜式转换为单个固定的斜坡，解决了多斜坡之间的线性误差问题。该方法在一款基于55 nm 1P4M工艺的2 048×2 048规模CMOS图像传感器中进行了实际验证，结果表明，行时间可以加快到500 ns的同时，非线性误差控制在0.12LSB以内，为高端CMOS图像传感器的设计提供了有效的解决方案。