基于FPGA的数字下变频设计

许丹

摘要：理想的软件无线电系统需要尽可能地减少模拟环节，而将数字化处理（包括A/D，D/A 等）尽可能靠近天线端。数字下变频（DDC）系统作为ADC与DSP器件之间的桥梁，主要用来实现对前端高速A/D采集到的中频信号进行混频、降速和滤波，完成信号的下变频处理。鉴于FPGA在工程上的可实现纯并行运算、速度稳定可靠等优点，完成了数字下变频的电路设计和下变频系统多级滤波结构的设计。

关键词：软件无线电;数字下变频;数字控制振荡器;滤波器

中图分类号：TP393    文献标识码：A

文章编号：1009-3044（2021）13-0255-02

Abstract： The ideal software radio system needs to minimize the analog part， while the digital processing （including A/D， D/A， etc.） should be as close to the antenna end as possible. Digital Down Conversion （DDC） system， as A bridge between ADC and DSP devices， is mainly used to realize frequency mixing， speed reduction and filtering of intermediate frequency signals collected from the front-end high-speed A/D， and complete down-conversion processing of signals.Given the FPGA can be realized in engineering pure by its parallel computing， it completes the circuit and multi-stage filter structure design of the digital down conversion .

Keywords： Software radio; Digital down converter; Numerical controlled oscillator; filter

第五代移动通信系统（5G）是以用户为中心的全方位信息生态环境，其超低时延、超快传输速率、超高流量密度和超高移动性为用户提供极致的体验。面对大量异构网络并存的局面，引入软件无线电的设计理念和思想体系，将促进网络融合和提供按需的网络服务。但由于受前端A/D采样速率和后端DSP处理速度的限制，一般会把前端的射频信号转换到中频。数字下变频系统作为前端ADC和后端DSP器件的桥梁，经过混频、抽取、滤波，将中频信号转化为基带信号送给后续的DSP进行各种处理。因此数字下变频技术成为实现理想的软件无线电功能的关键技术之一。

本文分析研究了基于 FPGA 的数字下变频技术的实现方法，完成了具体设计。数字下变频主要由数字控制振荡器（NCO）、混频模块和抽取滤波模块等组成，在对影响其性能因素分析的基础上提出了本设计的具体实现方案，并对各组成部分如数字控制振荡器、半带滤波器和FIR 滤波器分别进行了研究和设计，给出满足设计要求的具体参数，其中滤波器实现方式作为本次设计的重点。

1 数字下变频的构成

与模拟下变频的组成机构有相同之处，数字下变频器主要由三个部分组成[1]，分别为数字控制振荡器（NCO）、低通滤波器以及数字混频器。通过前期A/D采樣获得的数字中频信号，进入数字下变频系统后先经过由两个相乘器构成的混频器，数字控制振荡器同时生成了两路正交本振信号，两者相乘，分别获得Q和I两路信号;然后经由后一级的滤波器进行抽取，输出了数字基带信号，并且其数据速率有大幅度的降低。在处理下变频的过程中，本振和载波同频，直接将射频信号变换到基带信号，不光消除了镜像信号的干扰，同时对于后续的实时处理带来了极大的便利。

2 本设计实现方案

在以往的众多设计中，数字下变频大多采用NCO、多级积分梳状滤波器（CIC）、半带滤波器（HB）和FIR滤波器级联的方式来完成。在整个DDC系统中，数据首先进入混频部分，通过乘法器和数字控制振荡器（NCO）产生的载波信号进行混频，经过后面的低通滤波器和抽取器产生最终进入DSP处理的数字信号。抽取滤波器模块常用的结构是积分梳状滤波器（CIC）级联后再与多级半带滤波器（HB）的级联。如果信号带宽比较宽，抽取倍数不是很大，可以采用FIR滤波器。对于直接抽取也可以达到降低处理速率，至中频处理的目的，但是直接抽取对于带通信号的带宽、采样率、最高最低频点有很多限制。

在本设计系统中，需满足表1中的参数指标要求：

本系统要求在FIR滤波模块的输出端数据速率达到15.36MHz。设天线接收到的射频信号经过模拟下变频后得到频率为153.6MHz的中频模拟信号，被模数转换器以122.88MHz的采样速率对中频信号进行采样。NCO是混频功能模快，由于没有经过抽取处理，混频后数据的速率仍为122.88MHz，后级基带信号处理模块要达到该处理速率硬件实现起来比较困难，因此必须降低信号速率，再使用FIR低通滤波器对信号进行成形整形滤波。考虑到混频模块处理的高速数据流高达122.88 MHz，故将122.88MHz的采样速率运用8倍降采样下调到15.36MHz是通过HB功能模块来实现的。不过，它的后一级FIR并不能对数据予以降速处理，整形滤波才是它的工作内容，也正是因为这个原因，本设计拟采用三级半带抽取滤波器对数据速率进行降速处理，在速率为15.36MHz时进行可变带宽的滤波器设计，并采用FIR低通滤波器完成滤波。

3 各级滤波器设计

满足数字下变频设计要求的滤波器有很多种，可以直接使用一个滤波器进行滤波，也可以根据数字信号的特点进行降低速率逐级滤波，在滤波器设计时主要考滤波器的可实现性。因为高阶的滤波器性能虽然好，但是在硬件中实现是非常占用资源的。

设计一个采样率122.88MHz、通带带宽2.5MHz、阻带带宽3MHz、通带纹波0.25dB、阻带衰减75dB的低通滤波器，所需要的是一个705阶的系数，这样在FPGA硬件实现所占用的资源是非常大的，这种设计也是不推荐的。为了解决这个问题，我们通常对I、Q数据进行相应的滤波抽取，通常通过多级半带抽取滤波器或CIC抽取来降低数据速率，在低速率时实现过渡带陡峭的滤波器设计。因此，在设计滤波器时，我们考虑的是如何使数据速率降低，确保信号质量的同时，更重要的是考虑使用的资源。

本设计中各级滤波器的参数要求如表2所示。

4系统的仿真测试

4.1仿真目的

在FPGA内部设计数字滤波器，处理要判断FPGA内部滤波器的运行的正确性，主要实现滤波功能，实现带宽可调节，分为5MHz和10MHz，带外衰减为70db。

4.2测试结果

1）测试输出延时

利用数字滤波器首先就存在输出延时，主要是由于滤波器的阶数决定的。在本设计中使用了三个半带滤波器和一个FIR低通滤波器，通过仿真测试其延时为1.86u。

2）查看各级滤波器实现功能情况

信号经过122.88MHz采样进入FPGA中的滤波器，在經过三级半带抽取滤波器后，将频率变为15.36MHz，在15.36MHz我们设计了可变系数的FIR滤波器，可以实现5MHz和10MHZ以及各种带宽的滤波器，达到设计的初衷。

5 结论

本文用 FPGA 的实现方式摆脱了对商用的 DDC 芯片来实现数字下变频功能的依赖，灵活的设计工作、便于修正、完全可编程、成本费用等优势都在此方案中得到体现，因此具有很好的应用价值。各个模块仿真工作都是通过FPGA下的数字下变频的方案来完成的，其硬件设计工作是通过Verilog HDL来完成的，并运用ISE软件来整合整个设计工作，以上实现FPGA整体的硬件实现和验证工作，在一系列的仿真和结果论证下证明此方案也是确实行得通的。但并没有实现实物的进一步验证，这是本课题的不足之处 。

参考文献：

[1] 王利华，胡志东.基于FPGA的超宽带数字下变频设计[J].电子世界，2013（23）：125，127.

[2] 王静霞，余菲，温国忠.FPGA/CPLD应用技术（Verilog语言版）[M].北京：电子工业出版社，2013.

[3] SrikanteswaraS，Reed J H，Athanas P，etal.A soft radio architecture for reconfigurable platforms[J].IEEE Communications Magazine，2000，38（2）：140-147.

[4] 魏连甲.多通道中频信号的数字下变频设计与FPGA实现[J].沧州师范学院学报，2014，30（1）：64-68.

[5] 向新.软件无线电原理与技术[M].西安：西安电子科技大学出版社，2008：5-20.

【通联编辑：梁书】