L波段高功率高效率功率放大器芯片设计

李海华,薛焱文,万 晶,梁晓新

(1．中国科学院微电子研究所，北京100029；2.中国农业大学，北京100083)

0 引言

III-IV族材料在高功率、低噪声以及低损耗等应用场合有着广泛的应用空间[1-2]。在射频终端功率放大器设计领域中，砷化镓工艺是主流的设计工艺，并拥有广泛的应用前景[3]。砷化镓工艺经过多年的长足发展，于20世纪80年代，发展出了基于砷化镓衬底的异质结材料体系。目前，InGaP/GaAs异质结体系已经得到了大规模商业化运用。

InGaP/GaAs HBT器件中的InGaP 钝化层能有效抑制基区表面电流的复合，提高器件直流增益，改善器件的射频微波特性。基于InGaP/GaAs工艺的HBT器件[1]非常适用于高功率、高效率和高线性度的功率放大器设计。近年来，出现了许多采用InGaP/GaAs HBT工艺设计实现的功率放大器芯片电路[3-12]，在电路寄生消除[4]、线性度提升[5-6,9,11-12]和稳定性提升[7]领域取得突破性进展，但对功率放大器效率提升的研究则较少，其中文献[3，10] 采用了谐波抑制的方式来提升功率放大器的效率，文献[8]则采用DPD技术来提升功率放大器的效率，这些效率提升技术都会进一步增加芯片的设计复杂度和面积。

在一般设计中，为了实现功率放大器的高功率输出，会利用功率合成器进行功率合成，常用的功率合成器有威尔金森功率合成器，然而功率合成器会占用大量的芯片面积；同时复杂的功率合成器布线也会带来损耗，影响功率合成效率。

本文对功率合成器电路和功放单元进行了改进，设计了由预匹配电容、基极稳流电阻(Base Ballasting Resistor)和晶体管组成基本功放单元，一方面解决了晶体管稳定性差的问题，另一方面通过预匹配，使晶体管阻抗匹配的难度下降。对于功率合成器电路摒弃了多级威尔金森功率合成形式，采用直连形式减小了传输损耗，实现了大功率输出的同时得到了较高的效率。

1 电路结构与分析

在高输出功率、高效率的功率放大器芯片设计中，晶体管的选取和布局是设计成败的关键。本节对晶体管面积进行分析计算，并提出一种高稳定性、高功率和高效率的输出级版图布局设计。

1.1 晶体管面积计算

本功率放大器芯片的设计目标是实现36 dBm的输出功率。设计采用负载线理论对晶体管的输出功率进行预估。根据负载线理论，晶体管的最大可输出功率由供电电压以及晶体管最大电流决定，因此最大可输出功率可由集电极最大电压摆幅以及最大电流值计算得出。

(1)

式(1)可求解晶体管的输出功率Pout，其中Vdc，Idc为输出的交流电压与电流，考虑到膝点电压(Vknee)的影响，求解时应减去膝点电压(Vknee≈0.5 V)。

(2)

(3)

式(2)中，Nc为功率放大器设计效率值，其中VDC，IDC为漏极静态偏置电压与电流，用来求解静态功耗PDC。根据集电极最大电流密度(Je=0.2 mA/μm2)、预估效率(Nc=50%)、交流总功率PDC和输出功率Pout，由此可得晶体管面积如式(3)所示。

然而，需要注意的是，以上公式仅可用于推算线性输出功率，不能计算功率压缩的情况。根据设计经验，饱和输出功率一般比线性功率大2～3 dBm。鉴于要求的输出功率为36 dBm，故将线性输出功率设定为33 dBm。

1.2 输出级版图布局设计

为获得高输出功率，需要输出级具有更大栅面积。实现大栅面积的方法有两种：一是使用单个大栅宽晶体管；二是将多个小栅宽晶体管进行功率合成。使用单个大栅宽晶体管进行设计的话，源、负载阻抗小，阻抗匹配难度大，且功率放大器的效率低下，被绝大多数设计摒弃。而利用常规威尔金森功率合成器将数个晶体管进行功率合成，将占用大量的芯片面积；同时随着晶体管数目增加，其设计难度呈几何级数上升，复杂的功率合成器布线也会带来损耗，影响功率合成效率，如图1所示。

图1 常规威尔金森功率合成器Fig.1 Conventional wilkinson power combiner

针对上述问题，本文利用并联功率合成的原理，对功率合成电路进行改进，如图2所示。将多个小栅宽晶体管并联，结合稳定网络与预匹配网络形成一个基本功放单元，如图3所示。稳定网络由基极稳流电阻(Base Ballasting Resistor)构成，预匹配网络由电容构成。多组基本功放单元直接并联合成实现大功率输出，没有复杂庞大的威尔金森功率合成器电路网络，使得电路损耗降低，功放输出功率和效率大大提升。功放单元根据输入、输出以及偏置端口的对称性进行布局，图2中16组基本功放单元组成一个中型功放单元，此功放单元根据功率需求，可横向进行进一步拓展，实现更大功率的输出。

图2 16管中型功放单元Fig.2 16 tube medium power amplifier unit

图3 基本功放单元Fig.3 Basic amplifier unit

基极稳流电阻的优势是可以提高电路稳定性，抑制芯片自热效应，其劣势是会降低功率放大器的增益，但同时可以加大源、负载阻抗值，减小阻抗匹配网络的设计难度。在本设计中，每两个30 μm栅宽的晶体管共用一个基极稳流电阻，取值可以适当小，本设计中取值5 Ω。

各个基本功放单元还在基极稳流电阻之前加入了匹配电容，利用电容组成的预匹配网络在基本功放单元中预先进行阻抗匹配，进一步减小了整个功放单元的匹配难度。

2 版图与联合仿真结果

图4为本功率放大器芯片的原理图。图中框线内为芯片设计，其余部分为片外匹配设计。

图4 本文的功率放大器原理图Fig.4 Schematic diagram of the power amplifier in this article

根据式(1)～式(3)分别对功率放大器的三级管芯面积进行推算，如表1所示。通过计算输出级功率放大器的管芯面积需大于4 000 μm2。最终设计实现的功率放大器版图如图5所示，芯片面积仅有0.9 mm×0.7 mm。

表1 各级晶体管面积计算分析值Tab.1 Calculation and analysis value of transistor area at all levels

图5 功率放大器版图Fig.5 Power amplifier layout

版图绘制完后将进行有源无源联合后仿真，本设计的后仿真流程为：① 将版图设计中有源元器件去除，并于相应位置增添电磁场仿真端口；② 利用ADS中Momentum仿真引擎，对版图无源部分在ADS中进行电磁场仿真；③ 将获得的无源模块仿真结果与有源器件模型进行联合仿真；④ 根据仿真结果进行调试。如图6所示，图中点线区域即为无源模块电磁仿真后建立的无源模块模型，模型中既有与有源器件互联的内部接口，也有与供电、片外匹配以及输入/输出端口相接的外部接口，其中第一级与第二级共用偏置VBias2，第三级单独使用偏置VBias1。

图6 无源模块与有源器件联合后仿真Fig.6 Jointsimulation of passive module and active device

本功率放大器的S参数仿真结果如图7所示。在1 650 MHz工作频率，其小信号增益可达43.5 dB，其输入输出回波为-13 dB。稳定因子K在全频带内远大于1，具有良好的稳定性。

对功率放大器的饱和输出功率进行扫描，如图8和图9所示。本功率放大器在1 650 MHz工作频率，功率附加效率(PAE)大于53.8%；实现了高效率。饱和输出功率(Psat)大于36 dBm，实现了高输出功率。

图7 S参数仿真结果Fig.7 S-parameter simulation results

图8 饱和输出功率、功率增益以及效率仿真结果Fig.8 Saturated output power,power gain and efficiency simulation results

图9 输入功率vs输出功率仿真结果Fig.9 Input power vs output power simulation results

图10为本功率放大器设计的谐波抑制性能。本功率放大器设计的二次谐波抑制比小于-40 dBc，3,4,5次谐波抑制比均大于-65 dBc，具有相对良好的谐波抑制特性。同工艺下与本设计频率接近的功放性能对比，本功率放大器芯片具有相对良好的性能，具有广阔的应用空间，如表2所示。

图10 谐波抑制特性仿真结果Fig.10 Harmonic suppression characteristics simulation results

表2 本文与其他InGaP/GaAs HBT功率放大器对比Tab.2 Amplifier in this paper is compared with other InGaP/GaAs HBT power amplifiers

3 结论

本文设计实现了一款基于InGaP/GaAs HBT工艺的L波段高功率高效率功率放大器芯片。该功率放大器利用预匹配电容与基极稳流电阻对功率放大器的基本功率单元进行设计，并对晶体管功率合成器电路进行了改进。设计实现的功率放大器具有高稳定性、高输出功率和高效率的特点。根据仿真结果，在工作频率1 650 MHz处，本设计可实现53.8%的高效率以及36 dBm高输出功率。本功率放大器可获得高达43.5 dB的增益且保持全频带稳定。芯片设计紧凑，面积仅为0.9 mm×0.7 mm。