基于FPGA 的简易数字频率计设计

王俊博

（电子科技大学成都学院，四川 成都611731）

许多物理量比如振动频率、转速等的测量都转化为频率的测量，因此数字频率计在电子工程、仪器仪表等领域有着重要的应用，本文主要介绍基于FPGA 实现数字频率计的几种方法以及数字频率计的基本工作原理，并且利用Verilog 语言在Quartus II 软件上进行了仿真，本文介绍的数字频率计具有原理简单、成本低、易于实现等优点。

1 数字频率计的实现原理及方法

“频率”指周期性信号在单位时间内变化的次数。最简单的频率测量原理是在一定时间内对被测周期性信号进行计数，在一定时间内测得信号变化次数，用变化次数除以时间即为周期信号的频率。

数字频率计测量频率的原理图如图1 所示，输入的脉冲信号，经过放大整形模块将被测信号进行整形，整形成脉冲信号，闸门电路由标准秒信号控制，输入整形后的脉冲信号经过闸门信号当闸门打开时，被测的脉冲信号可以送到后面的计数器，计数器开始计数，后面锁存器用来对计数值进行锁存，通过显示器显示被测信号频率。

图1 频率计测量原理图

其中分频器作用是得到特定频率的脉冲信号，从而产生门控电路所需要的标准的时间脉冲信号，门控信号控制闸门的开和关，只有在闸门开通的时间中，方波脉冲才能通过门，计数器才会开始计数。

图2 控制模块仿真图

图3 锁存模块仿真图

图4 计数模块仿真图

图5 顶层模块图

图6 总体仿真图

2 数字频率计具体实现

数字频率计主要模块有分频模块、控制模块、计数模块、锁存模块显示模块等，下面主要控制模块、计数模块和锁存模块。

2.1 控制模块

控制模块主要产生需要的的一些控制信号，控制模块中的标准时钟可以由分频器产生，标准时钟为1Hz，控制模块产生三个控制信号，一个信号用于每次测量开始时对计数器模块进行清零，进行复位操作，高电平有效，用来清除上次的计数结果，还有一个信号是计数允许控制信号，在信号上升沿到来时开始对输入信号进行计数，计数时间刚好是一个周期，即时间为1s，这样计数值即为所测量频率数值，最后一个信号为锁存信号，锁存信号有效对计数值进行锁存。控制模块仿真图如图2 所示。

2.2 锁存模块

锁存模块也是频率计必不可少的，测量模块完成测量后，锁存模块将测量值锁存到寄存器中，然后输出可以在显示器上显示相应频率值。锁存模块仿真波形如图3 所示。

2.3 计数模块

计数模块的主要所用就是对被测信号进行计数，从而得到被测信号的频率值，本设计中的计数器采用级联方式实现的，结构简单易于实现，计数模块的仿真图如图4 所示。

2.4 系统总体仿真

系统的顶层模块如图5 所示，该模块由控制模块，计数模块，锁存模块构成。

总体仿真图如果6 所示，从仿真波形看本文设计的数字频率计满足设计要求。

3 结论

本文采用自底向上的设计方法设计的简易数字频率计，采用分块设计的思想，分别设计了技术模块、控制模块以及锁存模块，通过仿真图看出能够实现设计要求，本方法设计的数字频率计主要优点是原理简单、易于实现，满足设计要求。