基于CMOS平台的硅光子关键器件与工艺研究

赵瑛璇 武爱民 甘甫烷

摘要：面向互补金属氧化物半导体（CMOS）工艺兼容的硅基光互连体系，研制了包括光波导、光栅耦合器、刻蚀衍射光栅、偏振旋转分束器、光频梳以及3D互连新器件等的硅光子关键器件，并对相应器件的设计及工艺给出了最新的研究结果。基于以上关键硅光子器件进行了大规模光子集成，实现了片上集成的微波任意波形发生器，并集成了300多个光器件，包括高速调制、延迟线和热调等功能。面向数据通信研制了八通道偏振不敏感波分复用（WDM）接收器，解决了集成系统中的偏振敏感问题。

硅光子技术；硅基光互连；大规模光子集成

The core components for silicon-based optical interconnection system compatible with complementary metal oxide semiconductor （CMOS） platform is developed， including optical waveguides， grating couplers， etched diffraction gratings， polarization rotator-splitters， optical combs， and new devices for 3D optical interconnections. Based on the key silicon photonic devices， a large-scale photonic integration has been carried out to realize the on-chip integrated microwave arbitrary waveform generator， and more than 300 optical devices， including high-speed modulation， delay line and thermal modulation functions， have been integrated. An 8-channel polarization insensitive wavelength division multiplexing （WDM） receiver for data communication is developed， which solves the polarization sensitivity problem in integrated system.

silicon photonics technology； optical interconnections； large-scale photonics integration

随着集成电路面临摩尔定律失效的风险，面向片上光互连的硅光子技术成为重要的关键平台性技术，能够解决集成电路持续发展所面临的速度、延时和功耗等问题。在未来5G通信中也有明确的用途，基站的数据前传和后传需求显著，低成本、大批量的高速光模块有望成为硅光子的重要产业出口。硅光子技术通过微电子和光电子技术的高度融合，在硅基衬底上实现各种有源和无源器件，并通过大规模集成工艺实现各种功能，文中我们将介绍基于互补金属氧化物半导体（CMOS）的硅基光器件的研究和工艺。

1 硅基关键器件与工艺研究

1.1 硅基光波导和制造工艺研究

与先进的超大规模集成电路工艺兼容是硅光子最本质的价值所在。经过半个世纪的发展，集成电路制造工艺水平突飞猛进，量产产品已达到10 nm技术节点。本研究小组与先进的大规模集成电路商用工艺生产线合作，基于0.13 μm CMOS技术，并且采用了248 nm光刻技术[1]，建立了一整套硅光子器件加工和集成的工艺。

硅基光波导是硅光子器件和芯片最基本的单元，波导的传输损耗是衡量技术平台的重要参数之一。对于光波导来说，传输损耗通常主要由材料吸收损耗，衬底泄露损耗，侧壁粗糙导致的散射损耗组成。由于光刻、刻蚀等工艺导致硅基光波导侧壁粗糙，从而使光在波导侧壁处产生散射损耗， 这成为硅基光波导的主要损耗。为降低传输损耗，我们进行了如下优化：首先减小由于光刻工艺导致的侧壁粗糙，为减小曝光过程中的驻波效应，通常在涂光刻胶之前先在衬底上涂敷一层抗反射层，以减小衬底反射。

在刻蚀工艺方面，采用等离子增强反应离子束刻蚀（ICP-RIE）设备，以SiN薄膜作为刻蚀掩模。为实现陡直形貌，通常采用干法刻蚀技术，但是离子轰击通常会导致侧壁粗糙，因此需要通过选择合适的气体组分实现生成聚合物对侧壁进行保护。我们采用HBr/O2作为主要的刻蚀气体，并通过调节HBr/O2的比例，控制聚合物厚度，实现垂直形貌和平滑界面[2]以进一步减小侧壁粗糙[3]，同时采用热氧化工艺[3]对晶圆进行处理，氧化层厚度为10 nm。

为同时实现条形波导和脊形波导2种波导，将220 nm顶层硅刻蚀分解为2步刻蚀工艺：首先在绝缘衬底上的硅（SOI）晶圆上生长一层氮化硅层，该氮化硅层作为后面硅刻蚀步骤的掩膜层。由于氮化硅层与硅晶圆之间的应力系数不匹配，为缓解氮化硅与硅晶圆之间的应力，在生长氮化硅层之前通常先在硅晶圓上生长一薄层SiO2来做为缓冲层；接着再采用248 nm深紫外光刻，在晶圆上定义出硅波导区域，并采用ICP-RIE将不需要的氮化硅掩膜层去掉，该步的刻蚀工艺采用光刻胶作为刻蚀的掩膜层；然后，为实现脊形波导结构和条形波导结构，进行第2次光刻，在脊形波导处光刻胶将氮化硅掩膜覆盖住，而在条形波导处，光刻胶通过显影方法去掉，然后进行第1次硅刻蚀；再将上一次刻蚀的光刻胶去除后，不经过光刻，整个晶圆进行第2次硅刻蚀，经过该步刻蚀工艺之后条形波导和脊形波导2种波导结构同时实现。通过湿法腐蚀去除SiN掩模层后，光波导基本结构已经实现。

经过不断地设计和工艺优化，在1 550 nm波长处，单模硅纳米线光波导对横电磁波（TE）模式及横电波（TM）模式传输损耗为2.4±0.2 dB/cm和0.59±0.32 dB/cm，脊形光波导的损耗受脊形波导的宽度和浅刻蚀深度影响非常显著，全球主流的工艺平台通过设计优化，传输损耗通常可以做到1 dB/cm。

1.2 CMOS工艺兼容多晶硅栅层的

光栅耦合器

光集成芯片的输入/输出（I/O）接口主要涉及集成光波导与光纤之间的衔接与匹配问题，由于硅（n=3.5）与二氧化硅（n=1.5）之间巨大的折射率差，使得硅基纳米线波导的尺寸通常在亚微米量级，导致光纤与波导之间存在着巨大的模式失配。我们利用标准CMOS工艺的晶体管中的多晶硅栅层，从而无需对CMOS工艺流程进行改动，实现光栅耦合器[4-5]，大大 地降低了光电单片集成的工艺复杂程度。

工艺中使用的SOI晶圆顶层硅的厚度为220 nm，埋氧化层的厚度为2 μm。在SOI晶圆上淀积一层SiN做为掩模层，接着采用深紫外曝光技术及ICP-RIE在晶圆上形成硅光波导及金属-氧化物-半导体（MOS）晶体管的有源区，有源区之间由隔离区隔开，然后采用高密度等离子体淀积（PECVD）技术在隔离区中填充SiO2，为了后续的光刻技术，利用化学机械抛光（CMP）对晶圆进行平坦化处理。上述步骤中淀积的SiN层作为CMP的阻挡层，CMP后采用湿法腐蚀的方法用热磷酸去除剩余的SiN層；去除SiN层后，在晶圆上采用热氧化技术生长一薄层SiO2作为MOS晶体管的栅氧化层，并淀积一层多晶硅层作为晶体管的栅极；之后采用DUV光刻及刻蚀形成晶体管的栅极，此时光栅耦合器也同时形成。在完成晶体管所需要的离子注入、退火等其他工艺后，淀积一层SiO2作为保护层，并进入金属化等后端工艺流程。如图1所示为最终加工得到的基于多晶硅的光栅耦合器。

经过测试，对于周期为0.58 μm、多晶硅宽度为0.25 μm的光栅耦合器，峰值耦合效率位于1 550 nm波长处，其耦合效率约为39%，3 dB带宽大于60 nm，如图2所示。其对应的仿真耦合效率峰值耦合效率大约在1 580 nm 处，约为45%。为进一步提高耦合效率，可以在光波导层引入全刻蚀的深槽，由于全刻蚀的深槽可以与光波导及晶体管的隔离区（STI）同时形成，因此制造工艺流程并不发生改变。通过合理设计光栅周期，从全刻蚀深槽向上衍射的光与从多晶硅向上衍射的光发生干涉相涨，而向下衍射的两束光发生干涉相消，从而使光栅耦合器的向上衍射效率得到提高，最终改善耦合效率。

1.3 CMOS兼容的热调谐平面硅蚀

刻衍射光栅

光互连的一大优势是可以采用信息复用技术提高通信带宽密度，增加通信容量。目前主要的信息复用技术有波分复用（WDM）、偏振复用（PDM）和模分复用（MDM）等。其中WDM是应用最广泛的复用技术，它是将不同波长携带的不同信号加载到同一根光纤中提高光纤传输带宽。波分复用器在超高速、大容量波分复用系统中起着关键作用。其中硅蚀刻衍射光栅（EDG）器件具有面积小、齿面数量多、间距小、单边输入输出等特点，具有高密度集成、高质量成像、高精度通道频谱等优点。

我们进行了刻蚀衍射光栅频谱平坦化设计。考虑到工艺容差和性能方面的要求，在设计中我们通过改变输入波导结构的方法来实现EDG通道频谱平坦化，在入射波导端引入级联的梯形绝热波导和多模干涉结构（MMI）。在本次的优化设计中，取MMI长度为中心波长1×2自成像长度，L MMI=3Lπ/8，通过优化输入/输出波导宽度、MMI宽度来实现频谱平坦化设计[6]。

通过参数优化后仿真结果显示：中心通道1 dB 带宽为12 nm，插入损耗约为5 dB，通道串扰约为40 dB，如图3所示。

对于EDG器件，工艺方面的影响主要表现在光刻精度、侧壁垂直度和顶层硅厚度变化等方面。光刻精度变化是由于掩膜板像素精度有限，在弯曲波导和光栅面处会有起伏，从而导致器件侧壁粗糙和圆角效应，进而增加弯曲波导的传输损耗和光栅的反射效率。而EDG最重要的部分闪耀光栅具有相当数量的光栅面和尖角，因此光刻精度对器件性能起着至关重要的影响。侧壁垂直度变化是由工艺制作过程中的横向刻蚀导致，一般采用干法刻蚀可以保证很好的垂直度，但矩形光波导需要对芯层进行全刻蚀，这种刻蚀对工艺要求非常高，难以保证精确的垂直度。由于工艺偏差的存在，光栅面通常不会精确刻蚀成垂直面，会有一定的倾斜度进而引入部分损耗。对于SOI晶圆，顶层硅厚度会有少许起伏，而且这种起伏在晶圆表面呈不均匀分布，因此对于每一个EDG器件，随着晶圆上位置的不同，顶层硅厚度会有不同的变化，进而对器件性能产生不确定的影响。为了减小这种影响，对设计的EDG进行了容差分析，并做了相应的热光调制分析和设计。热光调制利用的是硅的热光效应，即硅材料的折射率会随着温度的变化而变化。我们首先设计在工艺上可行的热光调制模型，电极通过电流产热对下方波导进行加热，随着波导温度的升高，硅折射率增大，波导有效折射率增大，进而对器件进行热光调制。根据硅的热光效应我们可以计算出硅折射率和平板传输区。有效折射率随温度变化的相应值，可仿真EDG对应的通道偏移量，得到硅层温度每上升50 K，通道波长偏移约为3.2 nm。

1.4 偏振旋转分束器

SOI波导材料有着比普通集成光波导更大的折射率差，使得波导的TE和TM模式有效折射率差别很大，造成器件具有偏振敏感特性；而光纤中光的偏振态是随机的，因此必须妥善解决硅光子器件的偏振敏感问题，否则硅光子学将无法实现传统集成光学那样复杂的光学回路或网络，更加无法实现光互连替代电互连的目标。目前最有前景的解决方案是偏振分集机制[7]，其中的核心器件是偏振旋转分束器。为了满足工程应用需求，我们使用双层模式转换器和反向锥形耦合器实现CMOS工艺兼容的超大带宽和大工艺容差偏振旋转分束器（PSR）[8]。相应的机构图如图4所示。

我们选择顶层硅厚220 nm、浅刻蚀130 nm标准硅光子工艺平台。为了方便与其他矩形波导集成，采用双刻蚀波导以打破横截面对称性，并设计双层锥形模式转换器实现TM0到TE1模式间的转换。同时，为了实现用于光纤到户（FTTH）系统的大带宽模式转换器，我们分别在1 310 nm以及1 550 nm双波长下对器件参数进行设计优化。利用模式转换器将TM0模式转换成TE1模式后，采用定向耦合器将TE1模式与TE0模式分离，同时将TE1模式转换成TE0模式，达到最终的偏振分束与旋转功能。其中，定向耦合器基于干涉原理工作，并需要满足严格的相位匹配条件，这与波长和器件尺寸均有關，这就导致其工作带宽和制作容差相对较小。为了提高器件工作带宽和制作容差，可以采用反向锥形耦合器，它主要基于模式衍化原理工作[9]。当波长或波导宽度发生小范围的变化时，有效折射率交叉点只会发生偏移，不会消失，模式耦合将会正常进行，对器件性能影响不大。因此，该结构具有大工作带宽和工艺容差的优点，但这是以牺牲器件长度为代价。本文中我们所设计的偏振旋转分束器总长约为273 μm。

图5为测试结果，受测试条件限制，仅在1 550 nm波段内进行测试。测试结果显示：该器件具有大带宽的工作特性，可在1 470～1 580 nm范围内工作，在TE/TM模式输入的条件下，插入损耗分别为0.7 dB/0.73 dB，串扰分别为-12.1 dB/-14.7 dB，具有低损耗、低串扰特性。

1.5 光频梳

光频梳是指一束有很多频率的光，而这些光的频率间距是一样的，它的重要应用包括可以利用一个泵浦光源产生多个频率的激光输出。如果光频梳的频率间距跟光通信中的通道间距一致，比如说100 GHz，那么光频梳就可以作为光通信中的波分复用光源。目前的关键技术难点是：芯片上的光频梳需要厚的氮化硅膜，这是因为光频梳的产生需要有反常色散，而这一般需要800 nm厚的氮化硅膜。正常色散也可以产生光频梳，但也需要600 nm厚的氮化硅膜，在工艺上很难实现，因为一般CMOS代工厂只能生长300 nm厚的氮化硅薄膜，因此传统的芯片上的光频梳器件不能在CMOS代工厂制备，也不具备量产化的可能。我们在世界上首创了基于模式耦合的色散调控，Q值高达1.5×106，在300 nm厚的氮化硅薄膜上产生了光频梳[10]，并观测到了类似于光学孤立子的锁模短脉冲。我们采用了双跑道型的氮化硅波导结构，利用模式之间的耦合实现了反常色散，这样就避免了厚膜氮化硅工艺过程中的应力和可靠性问题。通过这种原理创新能够大幅度地改进了工艺难度，提供了片上波分复用光源的一系列新的机理，并且具备了在CMOS代工厂量产的可行性。相应的结构示意图以及相关的实验结果如图6所示。

1.6 3D互连新器件

根据业内预测，片上服务器技术将在2020年之前成为现实。片上服务器的每个组件将逐渐小型化，并提供比现有的性能更高的性能。电子系统组件的趋势是通过利用三维封装来缩小其占用空间。一个新型的方案是双层结构3D光互连方案，该方案采用IC+Photonics的设计，分为处理器层和SOI光互连层，两层之间通过硅通孔（TSV）互连。SOI光互连层可以进一步分为2层，分别为有源器件层和无源器件层，这2层的集成度很高，传统的TSV由于尺寸过大不能用作这2层间互连。所以，我们需要一种新型的小尺寸结构，形成光链路来连接有源器件层、层间部分和无源器件层，我们提出了一种高度集成的硅柱子纳米天线阵列，具体如图7所示。

面内入射光进入圆柱阵列后，均等地耦合进入两排导波圆柱链中传输，并且在缺陷位置产生垂直芯片的远场光辐射。天线阵列仅有亚波长尺度，产生的垂直光束直径仅为几微米，具有高发射效率、良好的光束垂直度和尺寸可控性，通过优化设计垂直耦合的总效率[11]理论上可高达92%，为3D光学互连提供了一个全新的技术路线。

2 高集成度光子集成芯片

研究

2.1 微波光子的高频超宽带微波任意

波形产生

为解决传统利用分立器件搭建的微波光子系统体积大、功耗高，以及受外界环境影响大等缺点，我们提出了利用硅基集成光子学技术实现单片集成微波任意波形发生功能的核心思想。与传统方案相比，采用硅基集成光子学方案实现片上集成微波光子系统具有体积小、重量轻、携带使用方便等诸多优点。通过对通道化技术进行研究，在片上利用多通道微环谐振结构需要从飞秒激光脉冲中提取频率分量，对每个频率分量进行独立的幅度和相位调节，再利用微环阵列构建可调延迟线，实现频域时域映射，最后经高速探测器完成光电转换产生超宽带微波任意波形。片上集成高速电光调制器利用电光调制实现波形高速重构[12]。在实验上，我们利用CMOS工艺在硅衬底上的设计实现了高速电光调制器与八通道微环谐振滤波结构集成。该芯片最终演示了40 GHz（图8 a）、b））和30 GHz（图8 e）、f））的射频（RF）脉冲以及30～50 GHz的变频信号（图8 h）、g））；通过高速光电调制器，实现了快速幅度调制的40 GHz RF脉冲（图8 c）、d））。

我们利用硅光子集成技术研究了微波光子的高频超宽带微波任意波形产生，方案原理如图9所示。本工作利用多通道微环谐振结构从飞秒激光脉冲中提取频率分量，通过集成的可调延迟线对每个频率分量在片上进行独立的幅度和相位调节，实现频域时域映射，经高速探测器完成光电转换，产生超宽带微波任意波形；进一步通过与高速电光调制器的片上集成，利用电光调制实现了波形高速重构。

2.2 八通道偏振不敏感波分复用接收

芯片设计

集成系统中光学器件普遍具有偏振敏感问题，为解决该问题，可以在系统中设计偏振不敏感波导。该波导往往需要特定的结构，例如：方形波导，但此方案需要精确控制尺寸，在工艺上很难实现。另外一种解决方案是针对每种器件专门设计偏振不敏感的结构，但是在偏振不敏感优化尺寸下的器件往往不能达到性能最佳，且器件往往需要特殊的器件结构及复杂的工艺。为解决此问题，我们选择偏振旋转分束器。将偏振旋转分束器与硅基阵列波导光栅和锗探测器集成，设计了一个八通道偏振不敏感波分复用接收芯片[13]。相应的芯片设计以及具体的显微镜图片见图10。

该系统的工作原理如下：当任意偏振态的光入射到芯片中时，任意偏振态的光被分成TE和TM2种正交模式。其中TE模式的光不经过任何变化，在PSR的下端口输出进入到下方的AWG中，TM模式入射的光转换为TE模式，在PSR的上端口输出进入到上方的阵列波导光栅中，最后，相同波长的两种模式的光信号从相反方向进入到相同的锗光电探测器中。

通过图11测试结果可以看出：系统具有偏振不敏感特性，偏振相关损耗低于1.21 dB。同时系统的串扰低于-15 dB，并且系统具有高速特性，可以在10 Gbit/s的条件下得到清晰的眼图（见图12）。这一优化的偏振控制器件和分集机制能够同样应用于更高速率的WDM系统，在5G中实现广泛应用。

3 结束语

本文中，我们围绕基于CMOS平台的硅光子关键器件与工艺进行了系列的研究，给出了一些无源器件和集成芯片的研究成果。这些研究结果距离实用化还有相当的距离，但是采用CMOS工艺实现硅光子功能集成芯片已经成为业界共识。未来我们会将硅光子器件的研究推向实用化，并将基于CMOS平台追逐更前沿的超大规模光子集成和光电集成等方向，充分发挥出硅光子技术的价值。