基于国产化器件的DRFM设计

王明君

（中国电子科技集团公司第五十一研究所，上海 201802）

1 引言

随着无线电装备的广泛应用，现代化战场电磁环境日渐复杂。在雷达对抗领域，数字射频存储器（DRFM）利用高速ADC对雷达信号进行高速高精度采样，利用高速处理器（如FPGA）对采样数据进行处理并送入高速存储器进行存储；释放干扰时，处理器从存储器中读出波形数据，进行干扰调制后送高速DAC进行数模转换，产生高逼真的雷达干扰信号，实现对雷达的有效干扰。

雷达抗干扰技术的进步，使得雷达干扰设备需具备更宽的瞬时带宽[1]。作为干扰设备的核心部件，DRFM往往需要几倍于目标雷达的带宽。这就要求DRFM的核心器件ADC、DAC具有更高的采样率，FPGA及存储器具备更大的数据带宽。以往，高速高精度ADC、DAC及高端FPGA、RAM长期依赖进口，近年来高端集成电路的国产化已取得显著成效。

本文基于国产高速ADC、高速DAC、大规模FPGA及RAM设计了一种宽带DRFM设备，设备性能满足大部分干扰设备使用需求。

2 硬件设计

2.1 硬件架构设计

雷达信号通过干扰机天线进入接收系统，经过放大滤波及变频等信号调理后，变为适应DRFM工作窗口的中频信号；中频信号经过高速高精度ADC采样后变为数字中频信号；采样数据进入FPGA后进行格式转换处理，送入双口静态存储器（DPRAM）进行实时存储。干扰时，FPGA根据指令将存储器中的数字波形文件读出并进行调制后产生数字干扰波形数据，将波形数据调整格式后送入高速DAC实现数模转换，产生中频干扰信号，将中频干扰信号进行上变频后发射出去，实现对雷达的干扰。DRFM基本组成框图如图1所示[2-3]。本文主要实现图1虚线框里的中频部分。

图1 DRFM基本组成框图

2.2 高速ADC选型

高速ADC完成中频信号的模拟向数字化转换，ADC的输入窗口及采样率直接影响了DRFM的带宽指标。本文要实现1 GHz带宽的DRFM，根据采样定律，采样率需要至少2 GHz，为方便系统中变频通道的设计实现，需要留有一定的过渡带。综合目前国产器件水平及后续处理的方便，本设计选用2.4 GSPS采样率。中频输入输出范围选择0.1～1.1 GHz。ADC器件选用中国电子科技集团公司第二十四研究所的SAD083000KQ。

SAD083000KQ采用CMOS工艺制造，单电源供电，模拟输入电压范围570～1100 mV，量化位数8 bit，最高采样率可达3 GSPS。

SAD083000KQ采用折叠和插值相结合的结构，内部包含采保电路、折叠放大器、带隙电压基准、时钟电路和LVDS输出等电路。该ADC具有采样率高、功耗低、线性误差小、增益和失调自动校正以及3线接口控制等特点。通过3线接口可对内部电路的增益、失调和通道间的时钟匹配进行校正，模拟输入为差分输入，既可交流耦合也可直流耦合；时钟输入电路内部设有直流偏置，必须交流耦合输入。SAD083000KQ内部功能框图如图2所示。

图2 SAD083000KQ内部功能框图

2.3 FPGA选型

FPGA作为DRFM的信号处理及控制处理器，既要完成数字中频信号的处理，又要根据指令实现干扰时序，对系统的各部分进行控制，因此需要较大规模的FPGA以满足系统需求。目前，国内研发FPGA的单位主要有深圳国微、中国电子科技集团公司第五十八研究所及复旦微电子等，几家单位产品水平基本相当。本文选用复旦微电子的JFM4VSX55I。其属于复旦微JFM4V产品系列，是SRAM型FPGA。该型FPGA集成了功能强大并可以灵活配置组合的可编程资源，可用于实现输入输出接口、通用数字逻辑、数字信号处理及时钟管理等功能。该FPGA还包含可实现常规数字逻辑和分布式RAM的CLB模块，可用于对ADC采集数据进行缓冲。具体的资源数量如表1所示。

表1 JFM4VSX55I可编程资源

2.4 存储器选型

系统需要对采集数据进行存储，存储深度需求一般在1 ms左右；8 bit量化位的ADC在2.4 GSPS的采样率下，输出的数据率为8×2.4=19.2 Gbps；连续存储1 ms产生的数据量为19.2 Mb。目前国产化RAM的单片存储容量和读写带宽都不能满足系统需求，可采用多片位扩展来提高读写带宽及存储深度。目前，国内有成熟高速RAM的厂家主要有成都振芯及中国电子科技集团公司第五十八研究所，两家单位产品性能相当。本文选用后者的JM09S36V18-200BB。

JM09S36V18 是一款 9 Mbits（256 k×36 bits）同步双端口SRAM，采用真双端口SRAM单元，两组地址数据可同时对存储单元进行访问，具有同步流水线和直通两种工作模式可选，最高工作频率可达200 MHz，位宽为36，用于高速的数据存储及缓存。JM09S36V18内部组成框图如图3所示。

两片JM09S36V18采用位扩展方式，工作频率为150MHz时，可实现写入带宽为 36×2×150×2=21.6Gbps，满足系统的带宽要求。两片RAM容量和为18 Mbit，略小于存储1 ms数据所需的19.2 Mbit，实际使用时可根据应用场合减少存储的ADC数据的位宽来增加存储时间。

图3 JM09S36V18功能框图

2.5 高速DAC选型

高速DAC实现干扰信号的数字向模拟转换；DAC的采样率和ADC的保持一致，为2.4 GSPS。DAC器件选用中国电子科技集团第五十八研究所的JAD9739。

JAD9739是14 bit/2.5 GSPS的高性能射频DAC，能够产生DC到3 GHz的宽带信号。其DAC内核采用四相开关结构，从而能够提供杰出的低失真性能。本芯片工作在基带模式时，能在第一奈奎斯特频率内产生多载波信号，工作在混频模式时，能在第二、三奈奎斯特区间输出多载波信号。输出电流可以从8.66mA配置到31.66mA。JAD9739内部功能框图如图4所示。

图4 JAD9739内部功能框图

3 软件设计

DRFM软件主要在FPGA中实现对各电路的配置、数据格式转换及干扰波形产生，软件在ISE14.5环境下采用Verilog语言设计。软件功能模块划分如图5所示。

图5 软件功能划分

指令解析及控制时序产生模块用于接收系统命令，根据系统要求对各模块进行配置，包括了ADC、DAC及RAM的配置等；根据系统指定的干扰样式产生相应的干扰时序，控制RAM的读写。输入输出数据格式转换模块主要完成FPGA和ADC、DAC之间的数据数制转换、顺序重排及升降速操作。干扰波形产生模块接收存储器读出的波形数据，根据系统要求对原始波形进行延时、幅度调制、频率调制等处理，产生预期的数字干扰波形[4]。

4 测试结果

硬件电路设计采用Cadence16.5，设计过程中应注意高速混合电路的处理，遵循相应的设计规范。硬件实物图如图6所示。

图6 DRFM实物图

在实验室环境下对DRFM模块进行测试。采样时钟频率2.4 GHz，模块输入0.1～1.1 GHz连续波，输出信号频谱如图7所示。图7(a)～(d)分别为输入100MHz、300 MHz、500 MHz和1.1 GHz时的输出频谱。从图中可以看出，设备在所测工作频点处的输出信号杂散抑制可以达到25 dBc以上，满足大部分应用场合的需求。

图7 DRFM连续波测试输出频谱

5 结束语

本文介绍了一种宽带DRFM设计的实现过程。其核心器件采用国产解决方案，实现了采样率2.4 GSPS、量化位数8 bit的DRFM，性能满足大部分干扰设备的应用需求。目前JXCSX95T已经研制成功，下一步可以改进设计方案，将FPGA换为JXCSX95T，以提高DRFM模块的信号处理能力。

[1]张锡祥，肖开奇，顾杰.新体制雷达对抗导论[M].北京：北京理工大学出版社，2010.

[2]包飞.DRFM系统研究［D］.南京：南京理工大学，2006.

[3]邓轲.数字射频存储系统（DRFM）设计［D］.西安：西安电子科技大学，2013.

[4]富雷雷.基于数字射频存储器的干扰调制研究［D］.成都：电子科技大学，2007.