基于边界扫描技术的可测试性设计研究

李小文 严卫林 刘丽君

摘 要：本文介绍了边界扫描技术的工作原理，论述了基于边界扫描技术的电路板可测性设计在信号链路以及信号接口方面需要重点考虑的一些问题，研究了如何保证经过可测试性设计后的电路板测试最有效的难题。此外，文中还给出了基于边界扫描技术的电路板可测性设计在工业领域和铁路行业应用的前景。

关键词：边界扫描；可测试性设计；电路板

中图分类号：TP206 文献标识码：A 文章编号：1671-2064（2018）22-0076-02

随着现代电子技术的不断发展，印刷电路板（PCB）的功能越来越复杂、面积越来越小，随之带来的是板上的器件封装越来越小、密度越来越高。这使得电路节点的物理可访问性正在削弱以至于消失，电路系统的可测试性急剧下降，测试成本在电路系统总成本中所占的比例不断上升，传统的测试方法（如ICT、AOI）等正面临着日趋严重的测试困难。在这种情况下，边界扫描测试技术（BST）是一个很好的选择。边界扫描测试技术提供了一种测试方法，可以高效的测试电路板上面器件的功能以及器件间的互连。

虽然，采用边界扫描测试技术可以很好解决电路系统测试的难题，并且联合测试行动工作组（JTAG）开发出边界扫描的测试规范——IEEE1149.1-2001[1]，但是使用边界扫描测试技术的前提是被测电路板必须在设计的时候经过了可测性设计（DFT）。无数次的测试实践证明：要对一个不具有可测试性的电路进行测试是徒劳的，只有提高电路的可测试性，才能使电路的测试问题得到简化并最终得到解决。

1 边界扫描技术原理

边界扫描技术的基本思想是在芯片的内核靠近输入输出管脚上增加一个移位寄存器单元。由于这些移位寄存器单元都分布在芯片的边界上，故被称为边界掃描寄存器。当芯片处于测试状态的时候，这些边界扫描寄存器可以将芯片和外围的输入输出隔离开来。通过这些边界扫描单元，可以实现对芯片输入信号和输出信号的观察和控制。

对于芯片的输入管脚，可以通过与之相连的边界扫描单元把信号（数据）加载到该管脚中去；对于芯片的输出管脚，也可以通过与之相连的边界扫描寄存器“捕获”（Capture）该管脚上的输出信号。在正常的运行状态下，这些边界扫描寄存器对芯片来说是透明的，所以正常的运行不会受到任何影响。这样，边界扫描寄存器提供了一个便捷的方式用以观察和控制所需要测试的芯片。

2 边界扫描链路可测试性设计

基于边界扫描技术的电路板可测性设计目的在于发挥边界扫描技术的优势，提高电路板的测试效率。为确保电路板获得良好的测试效果，必须保证测试信号链路通畅。以下是几种可供电路板设计选用的边界扫描链路。

2.1 单TMS的串联链路

单TMS的串联链路是电路板上所有边界扫描器件的TMS、TCK、TRST端口并行连接[2]，TDI和TDO端口串联，即前一级IC的TDO输出端口连接到下一级IC的TDI输入端口，如图1所示。该连接方式的优点是结构简单，能够一次完成电路板上所有边界扫描IC的测试。但是当电路板上的边界扫描IC较多时，扫描的链路就会很长，需要生成的测试用例很复杂，测试效率明显下降。特别是当串联链路上有一个IC的边界扫描端口故障时，整个边界扫描链路都将无法正常工作。另外，此种串联链路一旦出现故障很难具体定位到故障IC上。

2.2 双TMS的并行串联链路

双TMS的并行串联链路是两个或多个串联链路的并行连接。串联扫描链的TMS信号各自独立，并保证同一时刻只有一个串联扫描链路有数据输入输出。此种并行的方式可以有效减小单条串联链路的长度，避免了单条串联链路的不足。这种链路结构也有它固有的缺点：需要有两个TAP接口，且需要两次测试才能完成一块电路板的测试。

2.3 单TMS的多个独立链路

单TMS的多个独立链路是所有边界扫描器件的TMS连在一起以及所有的TCK连在一起，而每个器件的TDI和TDO各自独立连接。此种链路的优点是能够对每个边界扫描器件进行单独的测试，测试链路短，测试速度快。另外，当链路中任意一个边界扫描器件出现故障，能很快的准确定位故障器件。其缺点和并行串联链路一样，因为有独立的TDI和TDO端口，所以需要有多TAP接口，且需要多次测试才能完成一块电路板的测试。

2.4 边界扫描链路的设计原则

当电路板中有多个边界扫描器件时，可以根据上述三种链路的优缺点选择其中任意一种。但是为了后续能够更好的测试，在作电路板设计时应遵循下面几个基本原则：

（1）当电路板上的边界扫描器件比较多时（大于4片），应分成多个独立的串联链路，保证每个独立串联链路的边界扫描器件数量小于等于4片；

（2）当电路板上的边界扫描器件如果来自同一厂家，则尽量将同一厂家的边界扫描器件放在同一串联链路中；

（3）结构越复杂的边界扫描器件越要放置在串联链路的末端，即靠近TDO一端。例如：在串联链路中，几种常用器件从TDI到TDO的排列顺序为：CPLD、FPGA、Buffer、μP、DSP。

3 边界扫描接口可测试性设计

基于边界扫描的电路板可测试性设计首先要满足IEEE1149.1的规定和要求，如结构与功能划分、测试可控性、测试可观性、与测试设备的兼容性以及系统内部自检等。但是仅仅满足标准的规定对于电路板的可测试性要求来说仍然不够，为了后续能够更好的测试还需要在边界扫描接口上进行可测试性设计。

3.1 测试访问接口设计

电路板在进行器件选型时，会遇到各种不同的边界扫描器件，在电路板设计时应遵循下面几个基本原则：

（1）在企业范围内统一测试访问接口，如在电路板上设置一个10针的双排插针。另外，双排插针的管脚电气定义也要统一，这样才能在整个企业范围内使用一种型号的TAP控制器就可以进行测试。

（2）需要仿真的边界扫描器件一般有自己特定的仿真接口，若仿真端口的信号与测试访问接口不同则可以另外设置接口专用于仿真。

3.2 测试信号驱动设计

进行电路板边界扫描链路和接口设计时，必须考虑五个信号的驱动能力，尤其是TCK和TMS的驱动能力。在作电路板设计时应遵循下面几个基本原则：

（1）信號端口TDI应连接一个上拉电阻。如果将TDI上拉，则该器件即使被错误装入指令也只能是旁路指令，不会影响它的正常工作。

（2）信号端口TDO可不用上拉或下拉。TDO在边界扫描器件进行指令移位和数据移位时有输出，其余情况都处于高阻状态。

（3）信号端口TMS应连接一个上拉电阻。根据TAP控制器的十六状态机原理可以知道，无论TAP控制器处于何种状态，只要TMS连续保持5个时钟周期的高电平，TAP控制器都将回到Test-Logic-reset状态，而边界扫描器件处于Test-Logic-reset状态时，器件正常工作。

（4）信号端口TCK应连接一个下拉电阻。为保证时钟频率的独立性和稳定性，在PCB设计时，TCK信号要与电路板的系统时钟保持较远的距离，特别避免平行走线。

（5）信号端口TRST应连接一个上拉电阻。边界扫描测试系统进行测试或加载时，必须首先将/TRST拉高才能进行。

3.3 测试信号电平兼容设计

在电路板设计过程中经常遇到不同工作电平的边界扫描器件，如5V的TLL逻辑器件、3.3V的LVTLL逻辑器件、3.3V的LVCOMS逻辑器件、5V的ECL逻辑器件等。这些不同工作电压的边界扫描器件在组成并行或串联链路时，不能将器件的信号端口直接连接，应先进行电平转换。

4 边界扫描技术可测试性设计的应用前景

边界扫描测试技术将成为工业界未来的电路和系统的主流测试技术。基于边界扫描技术的可测试性设计必将广泛的应用于工业领域和铁路行业的电路及系统，甚至拓展到民用和军用领域。

基于边界扫描技术可测试性设计对于缩短铁路产品的生产周期、减少研制铁路产品的费用、提高铁路产品的平均故障间隔时间（MTBF）等方面具有重要意义。更为重要的是，基于边界扫描技术可测试性设计方便了产品的测试，缩短了诊断时间，因此特别适合铁路产品、地铁产品的现场维修，具有广泛的应用前景。

参考文献

[1]IEEE Std 1149.1-2001，IEEE Standard Test Access Port and Boundary-Scan Architecture[S].New York.USA：IEEE.2001.

[2]胡政.边界扫描测试理论与方法研究[D].长沙：国防科学技术研究生院，1998.