蔡云+周恒
摘要:通信系统传输性能分析仪在通信系统的工程施工与日常维护中发挥着重要的作用。本文以通信系统性能分析仪为研究对象,以FPGA为核心,研究了位同步时钟信号的提取以及整个控制系统电路,最后在示波器上通过对眼图进行观测。
关键词:FPGA;眼图;位同步
中图分类号:TN919 文献标识码:A 文章编号:1007-9416(2017)09-0107-01
1 自同步时钟技术工作原理
1.1 自同步技术
从原理上讲,按照实现方法可以将位同步划分为外同步和自同步两种。自同步法是指发送端不专门发送同步时钟信息,接收端使用其他技术从接收到的码元信号中提取同步时钟信息的方法[1]。自同步方法主要有滤波法、包络“陷落”法和数字锁相环法等等。
1.2 锁相环法提取位同步时钟
数字锁相环法是利用鉴相器的原理,对接收码元与本地产生的位同步信号的相位进行对比,如果它们的相位不一致,鉴相器就会产生误差信号去调整位同步时钟的相位,直到获得准确的位同步信号为止[2]。
主要包括晶振、n倍分频器、微分鉴相器和控制模块四个部分。脉冲信号由晶振经过整形后所得,将接收到的脉冲信号通过控制模块送到分频器进行分频,其中一部分作为反馈信号输入到微分鉴相器,另一部分输出到解码模块。如果接收码元的波特率为,于是位同步时钟序列的频率也必须为。晶振的的频率通过 PLL模块倍频为,整形后输出的频率为的脉冲信号,经 n次分频后就可以得到重复频率为的位同步时钟。如果接收端晶振输出经过n次分频后,接收码元信号与位同步时钟不能同步,通过微分鉴相器调整输出的相位误差信号,达到相位同步状态为止。
2 传输性能分析仪系统的研究
2.1 发送端电路
时钟源电路由矩阵键盘、51单片机核、LCD12864液晶显示屏、分频器组成。利用FPGA中自带的嵌入式模拟鎖相环作为基准信号实现锁相,为系统其他逻辑部分直接提供时钟应用。
信源发生器模块和噪声信号发生器模块,其本质都是伪随机序列,只是伪随机序列的级数不同而已。采用线性反馈移位寄存器结构产生。
2.2 信道
用巴特沃斯低通滤波器对信道进行模拟,选取的截止频率为100 KHz、200 KHz、500 KHz三种,通过对具体电路的设计,选取阶数为四阶的低通滤波器,对结果进行试验,滤波效果完全可以达到设计要求。
信道中的信号和噪声,在设计中采用加法器和衰减电路组成。在加法器芯片的选择上主要考虑到它的高次谐波分量,所以选用高宽带的THS3091。衰减电路选择的是π型衰减网络,通过调节输入阻抗来调节衰减倍数。
2.3 接收端电路
在接收端,主要的任务就是对同步时钟信号的提取,对于同步时钟信号的提取采用数字锁相环方法进行提取,使用的数字锁相环方案是超前-滞后型数字锁相环[3],该模块的顶层包含五个模块,分别为微分鉴相器、改进型数字滤波器、双相时钟源、控制器、分频器。
3 系统测试仿真结果
对电路各项性能进行了测试。首先对同步时钟信号的提取进行了测试,采用矩阵键盘控制,改变码元速率从10kbps—100kbps进行测试。数据对比结果详见表1所示。
由表1可以看出数字信号即四级伪随机序列的码元速率可以根据设定码元速率而改变,并且码元速率的误差都不大于0.2%,满足设计的要求。
对滤波器加干扰信号和对最后眼图的测试结果如表2所示。
从表2中,观察两组相同的信号分别通过不同截止频率的低通滤波器的波形,可以从图中看出通过截至频率为100 KHz低通滤波器后部分矩形脉冲都被滤成了正弦波, 截至频率为200 KHz的稍好,截至频率为500 KHz的最好。这是因为低通滤波器的截至频率越低,滤除信号的高次谐波越多,波形正弦化越严重。
通过对不同截止频率下眼图的比较,选择发送端的码元速率为10 bps,使用接收端的位同步时钟信号,可以很明显的看出眼图中上下阴影面积增大。同时通过观察眼图还可以看出,当通过不同截止频率的低通滤波器时,眼图的张开度是不同的,截止频率越高斜率越大,所以,想让系统的传输性能达到最佳,应该减少噪声的干扰。
4 结语
本研究主要运用FPGA最小系统为控制核心,使用低通滤波器模拟数字通信系统的信道,实现了对自同步时钟的数字通信系统传输性能分析仪的研究设计。整个系统中最为关键的部分是使用数字锁相环提取位同步时钟。这部分的性能决定了整个通信系统传输性能,在通信系统有举足轻重的地位。
参考文献
[1]樊昌信.通信原理教程:第三版[M].北京:电子工业出版社,2012.
[2]张会,刘伯栋.基于眼图分析的数字通信干扰效果方法研究[J].舰船电子工程,2011,31(2): 73-76.
[3]Leon W.Couch. Digital and Analog Communication Systems:Seventh Edition[M].Upper Saddle River:Prentice Hall,2006.all,2006.endprint