DDR3与FPGA接口的高速电路板信号完整性分析

金帅　韩连刚　谢锡海

摘 要： 由于芯片频率的提高，现今高速PCB设计的信号完整性问题的分析已经成为不可忽略的关键环节。以FPGA控制DDR3 SDRAM读写数据的高速PCB板为硬件平台，论述高速PCB设计中的反射、串扰等信号完整问题并以Cadence公司的SPECCTRAQuest仿真器作为仿真工具，提出并验证了抑制反射和串扰的方法。仿真结果表明，端接电阻可抑制反射，且不同端接方式以及驱动端频率不同，抑制反射的效果有所不同；改变布线间距及走线长度可抑制串扰。通过布线前和布线后的仿真来指导PCB的设计，保证了硬件平台的正常工作。

关键词： 高速PCB； 信号完整性； FPGA； 反射； 串扰

中图分类号： TN911.6?34； TN919 文献标识码： A 文章编号： 1004?373X（2017）22?0010?04

Abstract： As the chip frequency increases， the signal integrity analysis in today′s high?speed PCB design has become the key link that cannot be ignored. Taking the high?speed PCB as the hardware platform， in which FPGA controls the reading and writing data of DDR3 SDRAM， the signal integrity problems of reflection and crosstalk in high?speed PCB design are elaborated. With the SPECCTRAQuest simulator made by Cadence Company as the simulation tool， the method of suppressing the reflection and crosstalk is put forward and verified. The simulation results show that the terminating resistor can suppress reflection， and the suppression effect varies with different termination modes and different frequencies of the drive end； changing the wire routing interval and wiring length can suppress crosstalk. The simulation experiments before and after wire routing were performed to guide the PCB design， so as to ensure the normal running of the hardware platform.

Keywords： high?speed PCB； signal integrity； FPGA； reflection； crosstalk

0 引 言

随着现代电子科技的迅速发展，不仅电子芯片的集成度越来越高，而且其时钟频率也越来越高[1]，传统PCB设计很少借助仿真工具，主要参考芯片厂商提供的设计，再结合设计者的经验进行设计，但是各种信号完整性问题[2]贯穿于高速PCB设计的始末，这给电子工程师设计较高速率的电路板带来了极大的挑战。为了应对这些挑战利用仿真工具对高速电路板进行仿真，由于仿真是在最差的环境条件下进行的，所以实际投入生产的电路板在性能等各方面是优于仿真情况的，因此PCB布线前及布线后进行仿真是非常必要且有效的。本文仿真对象是Xilinx公司的kintex 7系列FPGA芯片以及Micron公司的DDR3 SDRAM所组成的硬件平台。利用Cadence SPECCTRAQuest来完成该硬件平台PCB的设计以及信号完整性分析。

1 硬件平台组成

本文主要研究的硬件平台是通过FPGA控制器来实现对DDR3 SDRAM进行数据读写的PCB板。

1.1 FPGA芯片

本系统的控制模块选择Xilinx公司的XC7K325T?2FFG676I芯片。它具有25 475个LAB/CLB，326 080个逻辑单元，250个I/O数以及16 404 480位总RAM，具有高速处理数据的能力，可以满足大多数信号处理的需求。

1.2 DDR3 SDRAM

SDRAM选择Micron公司的MT41K512M8RH?125IT芯片，它的容量为4 Gb，本系统用两片SDRAM实现8 Gb容量，用FPGA控制器可以实现每个地址中数据的读写操作。

2 信号完整性的传输线理论

传输线是指传输电流的有信号回流的信号线。在PCB中，传输线的结构是导体附着或嵌入在绝缘体上，导体是铜箔，绝缘体是FR4，常见的传输线结构有微带线（Microstrip）和带状线（Stripline）结构，如图1所示。

式中：h是传输线的介质厚度；w是传输线的宽度；t是走线的厚度；[εr]是介电常数。由式（1）、式（2）可知走线阻抗与介质的厚度成正比，与介电常数、走线厚度和宽度成反比。微带线结构中信号线周围的场与电源和地平面之间的场不耦合，是PCB顶层或者底层的走线。由于空气的介电常数与线路板相比稍低，信号在微带线上的传输速率较快。带状线位于PCB的中间区域，它是被介质材料包裹在中间，其传输速率不如微带线快，但是由于信号线在两个平面之间，可以减少电路板的辐射对于单端的PCB走线阻抗。endprint

3 信号完整性问题

信号完整性是指信号在传输线上由一端传输到另一端后的信号质量[4]。最常见的信号完整性问题有反射、串扰、EMC。本文着重介绍通过对反射和串扰的仿真来约束PCB的布局布线从而尽可能地避免信号完整性问题。

3.1 反 射

反射是指信号在传输线上传播时由于阻抗的不连续一部分信号向前传输另一部分信号沿原路返回[5]。解决反射的办法是端接电阻使阻抗连续。常用的端接有以下几种：串联端接，并行端接，戴维南端接和多负载端接。

以上几种端接方式都能够有效地抑制反射，但是效果不尽相同。在实际的匹配设计中，要综合考虑各种因素。具体情况通过Cadence仿真来分析每种端接方式的特点，并找出最优化设计。

3.2 串 扰

串扰是指当信号在传输线上传输时因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰[5]。抑制串扰的方法有以下几种：

（1） 走线长度在满足走线规则前提下尽可能的短；

（2） 走线间距在满足走线规则前提下尽可能的大；

（3） 走线与地平面间的距离尽可能的小。

以上几种布线方式虽不能完全消除串扰，但能够有效地抑制串扰。在实际设计走线时需要考虑线路板布线资源等各种条件，通过Cadence仿真分析以上方案的结果，并得出相对较好的设计方法。

4 基于Cadence SPECCTRAQuest的仿真

考虑到线路板信号完整性传输，多电源供地等因素，在此将板层设计为12层。

利用Cadence SPECCTRAQuest进行电路板信号完整性分析时，提取需要仿真网络的拓扑结构。从芯片厂家获得结构中驱动端和接收端器件的IBIS模型并将各个器件的模型加载到拓扑结构中进行仿真，还可以更改不同的设计方案进行逐个仿真，以比较各种设计方案的优缺点。找出最佳方案并将其设计规则更新到Cadence Allegro的约束管理器中来约束布线。在布线后提取网络进行仿真以验证设计的正确性。

4.1 IBIS模型

IBIS[6]（Input/Output Buffer Information Specific?ation）模型最初由Intel提出，是一种基于V/I曲线的对I/O缓冲器结构的快速准确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，提供一种标准的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的计算与仿真[7]。IBIS模型库包含了很多的参数，使用时有以下步骤：

（1） 提取需要仿真器件模型库，确认芯片中所有的信息，包括文件名、器件名、文件版本号等；

（2） 用Cadence将IBIS模型文件转化为Cadence专用的模型语言，存储为DML格式；

（3） 提取要仿真網络的拓扑结构并加载器件模型。

需要额外说明的是kintex 7芯片的管脚电器特性由设计者通过程序自己配置，即在配置程序生效之前，它所有管脚的电器特性都一样；所以在进行仿真时必须针对kintex 7芯片的某个管脚单独加载模型，具体加载的模型可根据kintex 7芯片的管脚I/O标准来确定。

4.2 菊花链拓扑结构

菊花链拓扑结构是链式结构的一种，也是一个芯片驱动多个负载时的常用的形式。它的基本要求是用最短的互连传输线把所有的接收端连接起来；从主驱动器开始，通过传输线连接到与主驱动器最近的接收端上，然后查找与接收端最近的未连接的接收端，用传输线将两者连接起来；然后再以刚加入连接的接收端为基准，继续查找最近的没有连接的接收端进行连接；以此类推直到完成所有接收端连接。连接完成后，从主驱动器开始，所有的缓冲器连接成链状。此结构的关键在于保证主干线上第一个分支后的各个分段长度和分支桩线长度尽可能的短，最好小于上升时间[8]的[18]。当桩线长度减小到接近于0时就变成了菊花链拓扑的特殊形式即Fly?by拓扑结构。

4.3 布线前仿真分析

在原理图设计时将DDR3的布线设计为与DDR2的T型线不同的Fly?by拓扑结构。将各器件模型加载上之后，未加端接电阻时反射仿真结果如图2所示。

端接方式分别选择串联端接和并联端接，并分别给驱动端加100 MHz和1 000 MHz的激励，串联端接和并联端接时提取其中一条地址线A0的拓扑结构如图3所示，反射仿真结果如图4所示。

由仿真结果分析可得：当在驱动端加100 MHz激励时采用串联和并联端接方式对反射现象均有明显改善，且串联时波形低电平为零，而并联时由于加有0.75 V的VTT电压，所以低电平并没有下降到零，这时用串联端接效果较好；当在驱动加1 000 MHz时采用并联端接接收端抑制反射效果良好，而串联端接时其中一个接收端的高低电平出现紊乱，这时并联效果较好。综合本项目具体需要，在此选择并联端接来抑制反射。在布地址线时其他地址线以A0地址线为模板设置相同约束规则。

对DDR3的数据线进行设计时，通过芯片内部端接使阻抗匹配来尽可能消除反射，所以设计数据线时主要从时序以及串扰方面考虑信号完整性问题。为了保证时序一致将数据线设计为蛇形线，为了保证数据线之间串扰尽可能的小，根据第4.2节的原则及线路板的资源对数据线进行布线。

4.4 布线后仿真验证

4.4.1 布线后地址线反射仿真

布线后提取地址线A0拓扑如图5所示， 加100 MHz激励仿真结果如图6所示。由仿真结果知布线后反射较小，可满足设计要求。

5 结 论

本文介绍了硬件平台，论述了反射和串扰等信号完整性问题，阐述了传输线理论以及IBIS模型。提出抑制反射和串扰的方案，并用Cadence SPECC?TRAQuest仿真验证。得出高速PCB设计最佳方案，并以此指导PCB设计，可提高制板成功率且缩短生产周期。endprint

参考文献

[1] 万方.MDIO接口逻辑设计及其FPGA验证[D].西安：西安电子科技大学，2007.

[2] REN G， ZHOU R. The signal integrity analysis of differential signal based on Hyperlynx [C]// Proceedings of International Conference on Computer， Mechatronics， Control and Electronic Engineering. Changchun： IEEE CPS， 2010， 5： 269?272.

[3] Institute for Interconnecting and Packaging Electronic Circuits. Design guidelines for electronic packaging utilizing high?speed techniques： IPC?D?317： 1995 [S/OL]. [2015?02?10]. http：//www.doc88.com/p?0952634006187.html.

[4] 雒勇，南秀娟.高速电路板信号完整性设计及仿真[J].航空计算技术，2010，40（2）：111?113.

[5] 杨洪军.信号完整性分析及其在高速PCB设计中的应用[D].成都：电子科技大学，2006.

[6] SHEN H， WANG Z， ZHENG W. PCB level SI simulation based on IBIS model for high?speed FPGA system [C]// Proceedings of International Conference on Electronic Measurement & Instruments. Beijing： IEEE， 2009： 474?479.

[7] 李朝辉.高速数字电路的设计与仿真[D].秦皇岛：燕山大学，2006.

[8] 于争.信号完整性揭秘：于博士SI设计手记[M].北京：机械工业出版社，2013.

[9] 李广辉，庄奕琪，曾志斌.基于信号完整性分析的一种视频处理系统设计[J].电子器件，2007，30（4）：1325?1328.endprint