基于LVDS的高可靠性长线传输设计*

刘佳宁,文 丰,王淑琴,刘东海

(中北大学电子测试技术国家重点实验室,太原 030051)

基于LVDS的高可靠性长线传输设计*

刘佳宁,文 丰*,王淑琴,刘东海

(中北大学电子测试技术国家重点实验室,太原 030051)

针对高速数据远距离传输时可靠性低的问题,提出了一种基于LVDS的高可靠性长线传输系统。采用电流环传输指令,增强其抗干扰能力,并在逻辑上设计了双重计数消抖的防指令误判技术;重点介绍了一种简单、易实现的10B/6B向前纠错编码,以牺牲一定有效带宽为代价,通过对线上传输的有效数据增加监督码元,大大降低了数据传输的误码率。经实践验证,在总长119 m,由多级低频电连接器连接的屏蔽双绞线上,该系统实现了418 Mbit/s码率串行数据的零误码率传输。

长线传输;高可靠性;LVDS接口;10B6B编码;零误码率

测试领域经常需要通过工控计算机远程控制和测量被测设备,因此需要对数字信息进行长线传输[1]。某测试任务中,要求引入数据采集装置采集被测设备的多路模拟量,并将数据实时回传至测试设备。然而,由于测试环境特殊,测试人员无法近距离靠近,只能通过长线远距离传输数据。加上传输电缆周围环境复杂,电磁干扰大,使用电连接器多,传输速度快等因素,RS422、RS485等传统的串行总线已无法满足要求,本设计中选用LVDS总线作为解决该问题的新方向[2]。

然而LVDS信号本身传输距离只有几米,尽管在硬件设计中加入了发送驱动器和接收均衡器以增强信号的驱动能力[3],零误码率要求下信号也只能传输60 m,传输电缆增加至100 m时LVDS已开始频繁失锁,无法正常工作。因此LVDS信号的抗干扰能力虽然比传统串行总线高很多,但还是无法满足本任务中恶劣环境下数据传输的完整性要求,在硬件设计无法继续优化的条件下,本设计在逻辑上提出了一种10B/6B向前纠错的编码方式,通过增加监督码元增强LVDS信号的传输可靠性,使LVDS数据在双绞线上的传输距离达到119 m,达到任务要求。

1 总体方案设计

本系统由一条命令传输链路和一条数据传输链路组成,总体原理框图如图1所示。

图1 系统总体设计框图

根据测试环境要求,被测采编设备需要使用电缆穿过设备穿舱电缆网与地面测试设备相连,其传输距离超过100 m,再加上电缆之间的多对电连接器和恶劣的电磁环境,因此本任务对传输链路的可靠性提出了严峻的考验。

实验室研发阶段,使用1段11 m,7段15 m和1段3 m,总长119 m的高性能屏蔽双绞线电缆有效模拟穿舱电缆网,电缆接口采用10对J14H型连接器相连,以418 Mbit/s的码率在模拟电缆上模拟高速传输数据,通过大量测试验证设计方案的可行性和可靠性。模拟电缆连接示意图如图2所示。

图2 模拟电缆连接示意图

2 硬件电路设计

2.1 指令传输链路设计

本系统中指令采用光电隔离的电流环信号传输,指令信号通过电流的有无指示而非电位的高低。因为信号对电磁干扰的敏感性主要体现在电位的上下浮动,对电流的影响微乎其微,因此相比于传统的电压信号,电流信号具有更强的抗干扰能力,更能满足命令传输链路的高可靠性要求,从而避免由于码间串扰导致的指令误发送。然而光耦的开关速度较低,一般不会超过10 m,因此限制了传输信号的频率,本系统命令字的上传速率不会超过5 kHz,完全满足要求[4]。

图3 指令传输接口电路

接口电路选用HCPL-2631直插光耦,电路示意如图3所示。当指令信号逻辑为低时,发送端光耦内部导通,传输电流环上有电流通过,接收端光耦导通,其指令接收端电位逻辑为低。可通过调节电阻R2的取值调整发送光耦的导通电流,适当增大线上传输电流可增大电气噪声容限。反之,如果指令信号逻辑为高时,发送端光耦输出高阻态,传输电流环没有电流通过,接收端光耦截止,指令接收端电位被R1电阻上拉为高电平。

2.2 数据及状态链路设计

数据和状态链路采用LVDS总线作为传输方式,选用TI公司的10位总线型应用芯片组SN65LV1023A和SN65LV1224B作为高速LVDS信号的发送和接收芯片,其传输速率在100 Mbit/s～650 Mbit/s之间,满足本设计中418 Mbit/s的速率要求。其中,SN65LV1023A芯片作为串化器将FPGA输出的10 bit信号附加内嵌时钟后转化为串行码输出,增大其传输距离的同时,时钟的内嵌可以有效减少因为外界干扰导致时钟和信号不同步造成数据传输出错的概率[5]。同时,硬件设计上增加发送驱动器和接收均衡器以增强信号的驱动能力,应对LVDS信号本身无法长距离传输的弊端。驱动器和均衡器选择TI公司的LMH0001和LMH0074,LMH0001可以将SN65LV1023A输出差分信号压差从200 mV提升至2 V左右,有效延长其传输距离。信号接收端,由于使用的传输介质为带屏蔽双绞线,属于有损耗传输线,且信号频率较高,为百兆级,高频信号边沿变化速率降低,在接收端严重衰减,造成码间串扰,LMH0074可以在50 M～650 M的带宽内自动补偿信号衰减,使其恢复至正常强度,再通过DS92LV1224B解串器将串行码转换为10 bit并行数据,经转发器传输接口传输至上位机对数据进行分析和处理[6]。

图4 数据传输接口电路

接口电路示意如图4所示,R1和R2作为传输介质终端匹配电阻,用于防止信号在终端发生反射,布局时应尽量靠近芯片引脚。R3、R6和R4、R5用于调整输出电平。C1、C2、C3、C4全部作为隔直电容,为从双绞线输出衰减后的信号提供交流耦合,以减少发送端与输出端偏置电位上的牵连,接收端电位不会影响正常信号的传输。

3 软件逻辑设计

本设计中采用通信技术中常用的向前纠错方式(FEC)进行纠错编码,降低数据远距离高速传输的误码率以提高数据传输的可靠性。由于数据传输码率较高,为418 Mbit/s,且容量较大,传输时间长,因此需要选择一种编码译码速度快,延时短且码型简单的编码方式,向前纠错方式中广泛应用的线性分组码不仅可以纠正随机误差,实时性好,而且在处理突发性错误方面也占优势,是一种非常适合本设计的编码方式。根据实际需求,基于线性分组码设计了一种10B/6B编码,将要发送6 bit数据根据预先设定的映射关系映射为10 bit,多出的4 bit即编码部分,解码时根据这4 bit生成校验码校验数据。

3.1 线上编码机制

根据线性分组码的编码原理,(n,k)分组码要求2r-1≥n,(r=n-k),才能用r个监督位构造r个监督关系式来指示一位误码的n中可能位置,从而实现差错控制。LVDS数据每次传输10 bit,至少需要4 bit监督位,因此该编码方式的中心思想是由4 bit监督位构造4个监督关系式指示错码的10种位置。这4 bit监督位产生的4个监督关系式理论上可以产生16种校正子码组,因此需要选择合适的校正子码组来生成更适合传输的码型,从而改善线上直流电平偏移的状况。具体地,设定的编码校正子与误码位置关系如表1所示。

表1 10B6B码校正子与误码位置

表1中,S1、S2、S3、S4表示由监督关系方程式计算得到的校正子。由表1可知,当误码位置在a6、a8、a0、a2、a3校正子S1=1,否则S1=0。因此有:

S1=a6⊕a8⊕a0⊕a2⊕a3,

同理有

S2=a9⊕a0⊕a1⊕a2⊕a3

S3=a5⊕a7⊕a9⊕a1⊕a3

S4=a4⊕a7⊕a8⊕a1⊕a2

编码时取a9、a8、a7、a6、a5、a4为信息码元,a3、a2、a1、a0为监督码元,信息码元随机,而监督码元可由监督关系式决定,即由以下监督方程唯一确定:

a0=a4⊕a5⊕a6⊕a9

a1=a6⊕a8⊕a9

a2=a4⊕a6⊕a7⊕a9

a3=a5⊕a6⊕a7⊕a8

由上面的方程式可以得到64个码组,用于传输3种数据:有效数据,状态字,同步码。LVDS数据位具体定义如表2所示。

表2 LVDS数据data[9:0]表示含义

有效数据每个字节需要传输两次,第1次低4 bit,第2次高4 bit,由LVDS高两位作为高低bit标示;状态字6 bit也需要传输两次,第1次低3 bit,第2次高3 bit,由LVDS高3位作为高低bit标示;0000011111作为同步码用于LVDS器件锁定与同步,设计时采用同步码与有效数据交替发送的方式,在总线空闲的时候,发送端自动编译同步码填充链路,使之保持通畅,这样做不仅可以协调有效数据码率与发送码率不匹配的问题,而且提高了链路的可靠性[7]。然而,同步码的发送没有经过编码,其传输过程不可控,考虑到对其进行编码需要耗费额外带宽且实际意义不大,实际传输时仅考虑1 bit误码的同步码冗余,即通过查表的方式,接收时将表3所示的冗余同步码当做无效同步码处理。

表3 冗余同步码

3.2 LVDS发送单元

LVDS发送单元逻辑控制如图5所示,在发送时钟下降沿采样发送标志和缓存offset,当发送标志有效且offset偏置大于512 byte时线上发送缓存数据,否则发送由同步码填充的状态字。弹上数据和状态字均在编码后发送,编码方式采用查表法,具体发送流程如图5所示。

图5 LVDS发送流程图

图6 LVDS接收流程图

3.3 LVDS接收单元

对于接收单元,由于LVDS发送端自动将发送时钟内嵌到数据流中,解串时不需要考虑数据与时钟不同步的问题,在每个接收时钟Tclk上升沿解码校验收到的数据,下降沿将校验完成数据写入接收缓存或锁存为状态字。具体接收流程如图6所示。

3.4 指令接收单元

指令接收的准确与否直接关系到链路能否正常通讯,本设计中通过高频时钟对串行指令进行双重计数消抖,保证指令的正确接收。全局时钟Clk为30 MHz,分频采样时钟Clk_div为1 kHz,第一重计数对单个指令进行移位寄存器表决和消抖,第二重计数对整个指令延时消抖,2重消抖措施可以保证指令的正确接收[8]。

4 可靠性验证与分析

为有效验证设计的可行性,使用上位机,地面测试台,地面转发器和弹上采编装置搭建完整的闭环测试系统,配合模拟电缆完整模拟整个弹上环境。通过回收弹上数据并在上位机上处理分析进行大量测试,验证本设计在特定环境下的可靠性。测试数据帧结构如图7所示,数据内容为00H～59H的递增数,包计数用于鉴定丢包。

图7 测试数据帧结构

每次回收数据量4 G,25次循环测试后,对测试总量100 G的回收数据进行误码率分析,具体结果如表4所示。由测试结果可知,在418 Mbit/s传输速率条件下,硬件电路最长可以保证59 m的传输距离,远远达不到技术指标要求的104 m,且传输距离越长,线上数据信号越差,误码率也就越高,甚至当电缆长度增加到119 m时LVDS链路已经开始频繁失锁,无法正常通信。增加线上10B6B编码后,虽然会导致数据有效带宽降低,却能有效增加数据传输距离,降低误码率,保证传输的可靠性,使数据的传输距离超过119 m,满足了设计指标要求。

表4 测试结果

5 结束语

本文针对测试任务要求的数据远距离高可靠性传输,在硬件上,对指令逻辑采用电流信号发送,对LVDS数据信号做预加重和均衡处理。在逻辑上,对指令的接收采用高频采样和双重计数消抖,对LVDS信号增加10B/6B在线编码,对线上传输的所有码型均增加了校验机制,极大的改善了链路状况。经过大量测试验证,数据能够以418 Mbit/s的码率在总长119 m的屏蔽双绞线电缆上实现零误码传输。

[1] 张文栋. 存储测试系统的设计理论及其应用[M]. 北京:高等教育出版社.2002:9-20.

[2] 郭宝锋,韩壮志,何强. 基于FPGA的高速数据长线传输系统的设计[J]. 测控技术,2012;31(5):85-88.

[3] 戴萧嫣,王立恒,李圣昆,等. 基于 LVDS 的长线传输模块设计[J]. 通信技术,2009,11(42):4-5.

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[6] 李辉景,王淑琴,任勇峰,等. 基于CRC校验的高速长线LVDS传输设计[J]. 电子器件,2015;38(6):1346-1351.

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DesignofLong-DistanceTransmissionwithHighReliabilityBasedonLVDS*

LIUJianing,WENFeng*,WANGShuqin,LIUDonghai

(National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan 030051,China)

In viewed of the low reliability in the high-speed and long distance data transmission,the design of long-distance transmission system with high reliability was put forward based on LVDS interface. The current loop signal transmission methods increased anti-jamming capability of command,and the dithering elimination technology of double counter prevented instruction misjudgment. It is mainly introduced about 10B/6B on-line coding mechanism of FEC which was easy to implement at the cost of sacrifice on valid bandwidth,and increased of monitor code to encoded the valid data on line,the bit error rate is greatly decreased and the realization of data transmission increased. By the practical test,the LVDS serial data at the rate of 418 Mbit/s could realize zero bit error rate transmission in 119 m shielded twisted-pair with lots of low-frequency connectors.

long-distance transmission;high reliability;LVDS interface;10B/6B encode;zero bit error rate(BER)

10.3969/j.issn.1005-9490.2017.05.030

项目来源:国家自然科学基金项目(51225504)

2016-08-21修改日期2016-10-10

TN811

A

1005-9490(2017)05-1209-05

刘佳宁(1992-),男,汉族,山西人,在读硕士,主要研究方向为数据采集与存储,583323847@qq.com;

文丰(1977-),男,汉族,四川人,中北大学副教授,主要研究方向为高冲击测量技术。