某飞行参数记录系统性能设计与计算分析

杨航+李洪烈+王倩+赵冬梅

摘 要： 飞行参数记录系统是飞机重要的组成单元，为了保证某型飞行参数记录系统软硬件设计方案满足系统总体技术要求，对系统数据吞吐量、供电延迟、数据下载速率、记录容量与记录时间等重要指标进行计算分析，通过计算与分析降低了系统设计风险，保证了设计方案的正确性与可行性。

关键词： 飞行参数记录； 数据吞吐量； 供电延迟； 数据下载速率； 记录容量

中图分类号： TN915.1?34 文献标识码： A 文章编号： 1004?373X（2017）15?0068?04

Abstract： The flight parameter recording system is an important component of aircraft. In order to guarantee that the hardware and software design scheme of a certain flight parameter recording system can meet the overall technical requirements of the system， the important technical indexes such as system data throughput， power supply delay， data downloading speed， recording capacity and recording time are computed and analyzed to reduce the design risk of the system， and ensure the correctness and feasibility of the design scheme.

Keywords： flight parameter recording； data throughput； power supply delay； data downloading speed； recording capacity

0 引 言

飛行参数记录系统是飞机重要的组成单元，飞机坠毁时，保证规定记录时间内的飞行数据不会丢失或损坏，为事故分析与处理提供科学依据，同时为日常航空维修提供数据来源[1?2]。在飞行参数记录系统设计中应对重要技术指标进行计算分析，评估软硬件结构设计是否满足系统总体技术要求，对方案的后续执行具有重要意义。

1 系统结构

根据任务需要，设计了某型飞行参数记录系统（见图1），系统包括采集器、记录器、供电单元及相关地面设备。

如图2所示，采集器采用FPGA（EP2C50F484I8）作为核心处理器，可同时采集4路DFTI总线[3?5]数据，2路1553B总线[6]数据，8路RS 422总线[7]数据，采集器和记录器间通过HDLC总线通信[8?9]。

如图3所示，记录器同样采用FPGA（EP2C50F484I8）作为核心处理器，DSP（TMS320C5509）作为协处理器完成数据接口与存储控制等任务。

记录器存储介质为128 Gb单片NAND闪存（MT29F128G08JCABA），双冗余备份（见图4）。

系统设计中的几项重要指标为：DC 28 V，断电时保证200 ms供电延迟时间；系统设计的工作速率满足接口数据量的大小及存储器读写速率要求，数据下载速率不低于30 Mb/s；记录容量应满足记录时间24 h的要求等。为了验证软硬件设计方案能够满足技术指标要求，本文针对以上指标对设计方案进行定量设计与分析。

2 系统吞吐量计算

系统在满足记录条件的情况下，采集器按要求的采样率采集各数据源的信息，统一打包后送给记录器记录；记录器接收HDLC总线数据进行缓存、履历添加后写入FLASH存储芯片。全系统数据处理能力分为采集器到记录器间HDLC数据带宽和记录器写FLASH芯片速率两个部分。

2.1 HDLC总线数据带宽计算

系统中采集器与记录器间通过HDLC总线进行通信，HDLC总线特性如下：

传输方式：同步串行；传输线类型：半双工；编码方式：NRZ；拓扑结构：总线型；数据链路协议：HDLC；介质访问控制：令牌+NRM；信号传输速率：6 Mb/s，由通信的控制器（即发送者）提供。

系统正常工作时，采集器与记录器间的HDLC总线工作于半双工模式，由采集器发送到记录器的是一系列大小不定的数据包（取决于数据来源），由记录器发送到采集器的是大小固定为20 B的记录器状态信息，总线切换时间不大于1 μs。因此，HDLC总线带宽可以认为接近6 MHz，在计算中取5.5 MHz。

采集器与记录器间的通信数据来源于采集器前端连接的机载设备，采集接收各机载设备的数据后统一打包发送给记录器。因此采集器与记录器间的通信数据量取决于采集器接收到的机载设备数据。记录系统采集接口信号见表1。

注：1553B总线分为A，B两个物理通道，B通道为A通道的热备份，正常工作时1553B消息主要通过A通道进行传输。按照任务要求，任务系统给记录系统分配了6个消息块，最大的消息块有32个字（64 B），通信周期最小的消息块为20 ms。数据量计算采用最大情况，即消息块大小按64 B计，通信周期按20 ms计，A，B通道假定同时工作。

各通道的数据量大小计算见表2。

由上面的计算可以看出，采集器到记录器间的HDLC总线带宽大于采集器前端的数据源总带宽，前者大于后者4倍。

2.2 FLASH写入速率计算

该飞行参数记录系统记录器采用NAND FLASH芯片作为非易失性存储介质，芯片型号为MT29F128G08CJABA。FLASH芯片与控制器间的接口为8位异步接口，芯片工作在默认的异步模式0状态。查看该型FLASH芯片数据手册[10]可知，工作于异步模式0状态下，该型FLASH芯片的读/写速率约为10 MHz，如图5所示。

记录器中FPGA通过自定义的NAND FLASH控制器IP核进行FLASH芯片的读写控制，读写速率为10 MHz。因此，记录器读写FLASH芯片的速率远大于HDLC总线带宽，更是远大于前端数据源的总体数据量。

由此可知，各总线接口的数据传输率均大于各接口数据输入率，整个系统的数据采集、存储、传输和卸载的设计均无瓶颈。

3 供电分析计算

采集器和记录器各自的设计功耗不大于4 W，采用相同的供电管理电路结构，如图6所示。

（1） 过压保护电路：保护电路是根据GJB 181A?2003对用电设备的供电标准进行设计，电源在经受过电压条件等特殊情况时仍能正常工作。

（2） 滤波网络、恒流源及控制电路：经过保护后的28 V直流电首先经过滤波网络的处理以满足电磁兼容性的要求，之后经过恒流源电路进入采集器电路，恒流源电路及相关控制电路主要用来防止在电源开启的初期由于充电电流过大而可能导致的储能电路的短路。

（3） 储能电路和压差保护电路：主要由储能电容、控制电路及滤波网络组成。储能电路在前端保护的作用下，加电后经过一段时间，电容充满电达到28 V左右。外部28 V瞬时断开或电压下降时，储能电路开始放电，电压从28 V降低到9 V左右的放电时间不小于200 ms。

（4） 稳压电路：稳压模块采用15 W稳压模块，输出最大电流3 A。预计所需最大负载电流不超过1 A，不到全功率的符合降额设计的要求。

储能电路应保证直流28 V电源断电后可继续供电200 ms。按设计指标要求可计算得储能电路最小容量值为3 546.4 μF。

式中：为机上电源正常供电时高能钽混合电容器的电压（考虑反向保护二极管的分压作用）；为机上电源断电后前端稳压模块停止工作时高能钽混合电容器的电压（考虑反向保护二极管的分压作用）；为钽电容在-55 ℃时的容量变化率；为前端稳压模块的效率；为DC/DC模块的效率。

因此，储能电路由两颗容量为2 200 μF的军用高能钽混合电容器、限流电阻和反向保护二极管构成，就足以保证输入28 V电源断电后可继续供电200 ms以上。

4 下载速率计算

飞行数据的下载过程无需采集器参与，直接由记录器采用以太网物理层LXT971A芯片构建基本下载通道，网络协议由FPGA实现，减少中间处理环节，可以保证网络下载速度仅受限于FLASH芯片的读取速度，与网络接口速度无关，如图7所示。

数据下载流程设计如图8所示，基于这种设计框架可以计算出数据下载速率的设计理论值。

计算机通过以太网和数据管理单元进行数据交换必须实现以太网帧、IP帧、UDP帧的封装协议。设计采用FPGA直接封装FLASH读出数据的处理方法，減少中间处理环节，仿真FLASH并行读写过程测试，最高数据下载速率达60～80 Mb/s，满足48 Mb/s下载速率的要求。

数据下载的延迟包括以下几个环节：

（1） FLASH读取一页的延迟以60 μs计（最小时间为35 μs）。

（2） 将FLASH一页数据读入FPGA，以太网发送缓冲器的读取延迟为0.05 μs×8 640=432 μs（按20 MHz速率读取）。

（3） FPGA通过以太网口发送以太网帧的延迟（总数据量为以太网帧头长+IP帧头长+UDP帧头长+1 056 B数据+以太网CRC+以太网发送保护间隔IGP=42 B+1 056 B+4 B+12/8 B=1 104 B=8 832 b，按以太网100 Mb/s速率计算，发送1 056 B数据延迟为88.32 μs）。

以太网一个物理帧最大数据量为1 536 B，而FLASH一页为8 640 B，所以一个FLASH页需要6个以太网帧进行承载，则最小传输延迟为529.92 μs。

（4） 计算机接收到网络数据并写入硬盘的延迟（吞吐量）由于计算机配置的不同，暂时不计。

通过以上分析，假定全部环节为串行处理过程，当一条FLASH读指令由FPGA下达后，一个FLASH页的下载速率为：

实际上通过并行处理的方式，可以将第（2）个环节的延迟再缩短一倍，具体方法为：FLASH读出数据到发送缓冲，缓冲半满时启动以太网帧发送，这样FLASH边读数据，以太网边发送数据，则数据下载速率可以达到：

5 记录时间与容量计算

（1） 数据源1的DFTI总线输入通道数为4路，每逻辑包不大于512 B。通信方式：以周期方式进行，正常通信周期为15 ms。则DFTI总线每秒最大数据量为：4×67×512=137 216 B；24 h总的接收数据量为：137 216×24×3 600=11 855 462 400 B。

（2） 数据源2的1553B总线数据量按照每秒5 926 B（极限值）计算，则2路1553B总线通道24 h总的接收数据量最大为：512 006 400×2=1 024 012 800 B。

（3） 数据源3的RS 422A总线接口输入通道数为2路，每通道特性完全独立，数据发送和接收的任务周期为100 ms，每个包发送周期均为200 ms，即每个通道在每两个周期内完成数据包的发送和接收。每帧数据长度按不大于512 B计算。数据源3每秒最大数据量为2×10×512=10 240 B；24 h总的数据量为：10 240×24×3 600=884 736 000 B。

（4） 数据源4的RS 422A总线接口输入通道数为4路，每通道特性完全独立，其中1路作为备份。异步单工RS 422A总线波特率为57 600 b/s，按通信周期为20 ms，每个通信周期发生一帧数据，按每帧数据长度不大于64 B计。则数据源4每秒最大数据量为：50×64×4=12 800 B；24 h总的数据量为：12 800×24×3 600=1 105 920 000 B。

（5） 数据源5的RS 422A总线接口输入通道数为2路，每通道特性完全独立，与记录系统间的通信以周期方式进行，通信周期为20 ms。其中某导航接收机（EGPS）与系统间的通信以周期方式进行，通信周期为50 ms。每帧数据长度按不大于90 B计算。LINS每秒最大数据量为：50×90=4 500 B；EGPS每秒最大数据量为：20×90=1 800 B；24 h總的数据量为：

（4 500+1 800）×24×3 600=544 320 000 B

通过对环节（1）～（5）求和，可以得出24 h最大数据记录量为：

1 105 920 000 + 544 320 000 + 884 736 000 +

11 855 462 400+1 024 012 800=15 414 451 200 B

考虑到其他冗余信息，预留5%容量770 722 560 B，则最大总需求容量为：

544 320 000+770 722 560=16 185 173 760 B

128 Gb容量的FLASH芯片最大容量为17 280 000 000 B，坏块数最大不超过128个，容量可以忽略不计，因此满足最大容量要求。

6 结 语

通过对设计方案数据吞吐量、供电设计、数据下载速率及记录容量与时间的定量分析，计算验证了设计方案的可行性与有效性，该飞行参数记录系统已小批量应用。

参考文献

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