基于JESD204B协议的高速数据传输接口设计与实现

张金凤 孟爱权 袁子乔

(西安电子工程研究所 西安 710100)

信号 数据处理

基于JESD204B协议的高速数据传输接口设计与实现

张金凤 孟爱权 袁子乔

(西安电子工程研究所 西安 710100)

为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题，对基于JESD204B协议的数据传输接口进行了研究。文中利用Xilinx FPGA的GTX高速收发器，实现了基于JESD204B协议的10Gbps数据传输。简述了该系统的架构，详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计，并结合Matlab程序对系统的指标进行测试。

JESD204B协议;高速串口;同步

0 引言

越来越高的采样率以及数据精度要求推动了宽带数据转换的发展，现有的IO技术对转换器提出了更高的要求，同时对PCB设计提出了更加复杂互联密度要求，需要对大量的高速数字信号布线，而布线的结果直接影响着通道间采样的同步效果。

JESD204B串行接口可以用来解决以上问题。JESD204B数据发送模块可将来自ADC的并行数据组合成数据帧，并使用8B/10B编码以及可选数据加扰技术，输出串行数据。在链路初始建立过程中，使用特殊控制字符来支持通道同步;此后的同步靠数据流中嵌入的附加控制字符来维持。JESD204B采用组帧的方式可以从本质上实现多JESD204B通道之间的对齐，而且减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

1 JESD204B协议

1.1 协议简介

JESD204B是高速模数转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议。该协议由JESD204和JESD204A协议基础上发展而来，最大传输速率高达12.5Gbps/通道。JESD204B协议体系结构可分为应用层、传输层、链路层和物理层，其结构框图如图 1所示［1］。应用层支持JESD204B链路的配置和数据映射。传输层负责将数据包装为JESD204B帧以便映射为8bit。链路层主要实现8B/10B编解码、确定发送/接收规则、链接操作等功能。物理层即串行器/解串器(SERDES)层，负责以线路速率发送或接收字符。

JESD204B协议规定了subclass0、subclass1、subclass2三类子集设备。subclass1、subclass2提供了建立确定性延迟的方法，这在需要同步多个器件或需要系统同步或固定延迟的应用中非常重要［2］。本文主要对subclass1子类同步机制进行介绍。

1.2 同步机制

通常高速串行协议的核心部分包含数据帧结构和同步机制［3］。JESD204B协议是基于serdes的串行协议，并且在数据传输的不同同步阶段定义了不同的数据帧结构。JESD204B的Subclass1通过三个阶段来建立同步链路:代码组同步(CGS)、初始通道对齐序列(ILAS)和用户数据。其同步操作示意图如图2所示。

在CGS阶段，接收端拉低SYNC并发送同步请求，发送端采样到SYNC信号后开始发送/K28.5/bit。接收端正确接收到4个连续的/K28.5/bit后，释放同步请求(拉高SYNC)，完成代码组同步。发送端捕捉SYNC信号的变化，并在下一个本地多帧时钟(LMFC)边界上启动ILAS。

ILAS的主要作用是对齐链路的所有通道，验证链路参数，以及确定帧和多帧边界在接收器的输入数据流中的位置［5］。ILAS由4个多帧组成，/R/字符表示开始，/A/字符表示结束，如图3所示。接收端按照固定的格式解析4个初始化多帧数据，来更新接收端内部相应的控制/状态寄存器。

代码组同步及信道对齐后，就可正确接收用户数据。在数据传输阶段，通过控制字符监控帧对齐［2］。

2 方案设计与实现

2.1 硬件设计

由于FPGA集成了可配置的高速物理PHY和可配置的JESD204BIP核，使用FPGA，用户可以灵活地配置接口类型，构建满足自身需求的收发系统，所以本系统基于FPGA进行设计。该系统模块包含1片时钟管理芯片(AD9523)、1片数模转换器(AD9680)和一片 FPGA(XC7Z045)，设计框图如图4所示。AD采样的两路并行数据转换为4通道的高速差分串行数据通过JESD204BTX 发 送 到 JESD204BPHY，JESD204BRX接收到的数据通过数据解析得到两路14位数据0和数据1。

ADC选用ADI公司的双通道14位1GSPS模数转换器AD9680，该ADC全功率带宽可以支持高达2GHz的中频信号采样。AD9680是一款支持支持JESD204B子类1的ADC器件。时钟芯片选用ADI公司的AD9523，该时钟芯片最多可支持14路时钟输出，最大支持1G时钟输出。AD9523产生1路ADCCLK，1路JESD204BIP核的 REFCLK，2路 SYSREF同步时钟，一路输入到AD9680，一路输入到FPGA。本系统用到的所有时钟都为同源时钟，保证发送器和接收器共享相同的器件时钟或其谐波，这样就能达到更好地同步效果。

2.2 软件设计

在FPGA中基于GTX实现JESD204B协议，其难点主要包括对时钟芯片、ADC以及JESD204BIPcore的参数配置，并且需要对接收到的数据帧解析。

JESD204B链路建立的关键参数有:转换器数M、物理通道数L、每帧的8位字数F、每个多帧的帧数K以及转换器分辨率N和每个样本使用的位数N'。用帧模式传输数据，配置数据帧参数F=1，K=32。JESD204B发送端(AD9680输出)和JESD204B接收端(FPGA)的这些参数必须匹配。

配置整个系统的参数时，必须先确定AD的采样率。当AD采样率为1GHz时，采样后的数据率为1Gsps，AD位数14位。AD9680配置为使用两个转换器和四个数据通道时，即 M=2，L=4。SERDOUT0和SERDOUT1用来传输通道0的数据，SERDOUT2和SERDOUT3用来传输通道1的数据，SERDOUT0和SERDOUT2分别用来传通道0和通道1的低八位，SERDOUT1和SERDOUT3分别用来传通道0和通道1的高六位以及两位结束位，所以转换器分辨率N=8，每个样本使用的位数N'=16，所以每个SERDOUT上的数据率为LaneLineRate=M·N’·(10/8)·Fs/L=10Gsps。这样接收端GTX的数据接收速率为10Gsps。

本方案中JESD204B协议是通过Xilinx公司提供的IP核实现板间串行数据同步传输的。将IP核配置为接收端，4链路模式，每链路速率为10Gbps，参考时钟为500MHz。Subclass1工作模式、每帧的8位字数F和每个多帧的帧数K等参数需要通过AXI4－Lite总线控制接口配置。

根据系统所配置的工作参数，对时钟芯片进行配置，输出四路工作时钟，分别是AD采样时钟ADCCLK为1GHz，GTX参考时钟REFCLK为500MHz，两路SYSREF为7.8125MHz。

根据JESD204B协议配置的参数，数据收到后，为正确解析ADC转化器发出的数据，应该注意的是其数据格式的分布。重组格式如下所示:

3 实验结果及分析

设计完成后，在实验室对该系统进行测试。采用一台信号发生器产生正弦波模拟信号的输入，AD9523的振荡器输入由125MHz晶振提供。分别对10MHz、251MHz和1251MHz的信号采样，并将FPGA逻辑分析软件Chipscope采样的数据导入Matlab软件中进行计算。在Matlab中分别对这三种不同频率的数据进行重组，重组结果分别如图5、图6和图7的(a)所示，可以看出波形是单频点正弦波，证明了数据解析重组的正确性。

对重组后的数据进行FFT运算得到采样信号的频谱，计算出无杂散动态、有效位数和信噪比。在常温工作条件下，对10MHz的基带信号采样的有效位为9.5523bit，无杂散动态范围为65.0123dB，信噪比可达63.5544dB。对251MHz的中频信号采样的有效位为8.9807bit，无杂散动态范围为70.7586dB，信噪比可达56.4127dB。对1251MHz的中频信号欠采样的有效位为7.5695bit，无杂散动态范围为60.3335dB，信噪比也能达到47.3281dB。

5 结束语

文中基于JESD204B协议，利用Xilinx FPGA的GTX高速收发器实现了10Gbps的高速数据传输。对该方案的架构、JESD204B链路的参数配置以及数据帧解码等进行详细介绍。并对采样结果进行了指标测试。测试结果显示，本方案能够很好地实现高速数据的采集，其较小的PCB面积以及稳定的同步机制为高速AD采样提供了保障。

［1］Jonathan Harris.了解 JESD204B规范的各层—从高速ADC的角度出发［D］.

［2］Anthony Desimone，Michael Giancioppo.抓住JESD204B接口功能的关键问题［D］.

［3］顾大晔.中国集成电路JESD204B协议在FPGA/DSP中的应用研究［J］.中国集成电路，2015.151:17－20.

［4］JEDEC STANDARD.Serial Interface for Data Converters JESD204B.01.2011.6．

［5］ADI公司应用工程师 JonathanHarris.了解JESD204B规范的各层—从高速ADC的角度出发．

Design and Implementation of a High-Speed Data Transmission Interface Based on JESD204B Protocol

Zhang Jinfeng， Meng Aiquan，Yuan Ziqiao
(Xi'an Electronic Engineering Research Institute，Xi'an 710100)

A 10Gbps data transmission interface based on JESD204B protocol is implemented with Xilinx FPGA GTX transceivers to solve the problem of PCB routing complexity and inter symbol synchronization in AD acquisition.The system architecture is briefly described.The key parameters configuration of JESD204B link establishment and design of data frame and the method of decoding are analyzed in detail，the technical specification is tested by using Matlab.

JESD204B protocol;high-speed serial I/O;synchronization

TN957.52

A

1008-8652(2017)01-016-04

2017-02-12

张金凤(1987－)，女，硕士研究生。研究方向为雷达信号处理技术。