一种量产模式同测DRAM芯片数据写入的方法

王帆

摘 要：介绍一种量产模式下，同测DRAM（Dynamic Random Access Memory 动态随机存储器）芯片数据写入的方法。该方法通过芯片数据通道与测试机台测试寄存器向量之间的动态再分配，将同测DRAM芯片的串行数据写入模式，转换为并行数据写入模式，再通过串并结合的方式实现所有同测芯片的数据写入。该方法能够缩短测试时间，节约测试成本。

关键词：DRAM 量产 数据写入 串行 并行 串并结合

中图分类号：F540.3 文献标识码：A 文章编号：1674-098X（2017）04（c）-0152-02

现有的DRAM量产测试中，为了缩短测试时间达到节约测试成本的目的，芯片的同测数目很大。目前，大规模DRAM晶圆级量产的同测数至少为256芯片同测[1]。

对于多数测试项，同测芯片写入的都是相同的数据以保证每个芯片具有相同的健壮性。但是对于一些特殊的测试需求，比如针对每个芯片DC参数目标值调节时，同测芯片有写入不同数据的需求。目前，该类型测试采用串行的执行方式：（1）单个芯片上电；（2）循环数据链长度，完成单个芯片的数据写入；（3）激活单个芯片使之不受下剩余芯片目标数据写入的影响；（4）剩余芯片重复1～3步，最终完成所有同测芯片目标数据的写入。这种芯片间串行数据写入方式导致测试时间过长，测试成本增加。

1 串行数据写入转并行数据写入

以提升测试效率，减少测试时间为目的，串行的数据写入不能满足DRAM大规模量产的需求，因此一种并行数据写入的方法被应用于DRAM的测试中。

1.1 爱德万DRAM专用测试机台D寄存器

目前，DRAM的晶圆测试普遍采用爱德万[2]的专用测试机台，芯片的数据写入通过DQ管脚实现。给DQ管脚赋值采用爱德万测试机台的D寄存器实现，该寄存器表征为36个二进制位。假设一款芯片的测试模式需要采用一位DQ进行数据的写入，在传统的量产模式下，同测DRAM所有芯片的DQ管脚均采用D寄存器其中的一位进行赋值，例如Bit35。因此，当要求对同测芯片写入不同数据时，只能采用串行的测试模式以满足测试需求。

1.2 同测芯片寄存器管脚再分配实现并行数据写入

爱德万测试机台的D寄存器有36位，因此当一款芯片的测试模式只需要一位DQ实现数据写入时，D寄存器可以同时给36个芯片的DQ赋值。即同测芯片1至36的DQ依次由D寄存器的Bit0至Bit35赋值。由于D寄存可以对36个芯片的DQ进行独立赋值，因此，每个芯片写入的数据相互独立，循环一次数据链长度即可实现36同测模式的数据并行写入[3]。

1.3 应用实例

一款DRAM的测试模式为4芯片同测，芯片的数据写入通过一位DQ实现；测试项要求对一个9位长度的数据链进行写入，以保证每个芯片的测试参考电压值在同一水平。

受DRAM制造工艺的影响，芯片间的DC实测值不同，因此，为了达到同一电压，每个芯片需要写入不同的目标数据链。假设芯片1、2、3、4的DC数据链目标值依次为b'000000001、b'000000010、b'000000100和b'000001000。

当采用串行方法实现同测的4个芯片数据链的写入时，第一步，4个芯片的DQ管脚均采用D寄存器的Bit35进行数据写入；第二步，芯片1上电，且D寄存器赋值为Bit【35：27】等于b'000000001，D寄存器左移9次，完成芯片1数据链的写入；第三步，芯片1激活。重复步骤2-3，使剩余的3个芯片写入正确的数据链目标值。假设1次移位所需的时间为爱德万测试机台的最小时钟周期7NS，4个同测芯片移位所需时间为252NS（7NS*9次*4个芯片）。

采用并行方法进行数据链的写入如图1所示，4个芯片的DQ管脚采用D寄存器的不同位进行赋值，因此只需进行一次左移9次的循环即可：当第一次左移时，D寄存器的赋值为D赋值1；第二次左移时，D寄存器的赋值为D赋值2；重复左移动作；当第九次左移完成后，4个芯片同时实现目标数据链的写入。采用4芯片并行操作用时为63NS（7NS*9次），是串行操作耗时的四分之一，且并行数据写入数据链的优势随芯片同测数的增加变得明显。

2 并行与串行相结合，实现DRAM量产需求

通常在DRAM的量产测试中，一次起测对应的同测芯片数目不会只为36，为256同测，甚至512同测，而爱德万的D寄存器长度為36位。因此仅采用并行的方式，不能实现所有同测芯片的数据写入。在实际量产测试中，采用并行和串行相结合的方式，实现所有同测芯片数据链的写入。如图2所示，该图给出了串并相结合的数据写入方式流程图。实际测试中，当同测芯片有写入不同数据的需求时，第一步，编写代码检查每个芯片数据写入需要的DQ数量，以及当前测试的同测芯片数量，计算出最优化分组方式；第二步，自动调整D寄存器在芯片管脚之间的再分配，实现一组芯片的数据写入；第三步，激活该组芯片使之不再响应机台外部指令；第四步，对剩余的每一组芯片重复第二步和第三步，直至所有分组芯片完成，最终实现所有同测芯片目标数据的写入。

3 结语

本文通过对芯片DQ寄存器的再分配，实现了一组同测芯片一次性并行写入不同数据链的需求，通过串行的方式，完成了芯片分组间的循环，最终在DRAM的大规模量产中，快速的实现了每个芯片不同数据链目标值的写入，节约了测试时间，降低了测试成本。

参考文献

[1] FormFactor针对DRAM市场推出12寸全晶圆测试[J].电子工程世界，2009-12.

[2] ATL-51Test Plan ProgramReference Manual，ADVANTEST CORPORATION，2002.

[3] Robert L. Jacob，J. Walter Larson.Parallel Data Transfer in theModel Coupling Toolkit[J].Mathematics and Computer Science Division.2017.