基于宽带波束形成技术的信号处理板的设计与实现

夏彦泽

(中国电子科技集团公司第二十研究所，陕西 西安 710068)



基于宽带波束形成技术的信号处理板的设计与实现

夏彦泽

(中国电子科技集团公司第二十研究所，陕西 西安 710068)

设计了采用现场可编程门阵列(FPGA)实现实时宽带波束形成的信号处理板，它提供8路高速模数转换通道，2路高速数模转换通道，模数采样时钟同步接口，千兆光纤数据收发接口。研究了宽带波束形成技术中数字分数延时滤波器技术，设计了一种简便有效的工程实现方法。FPGA内部实现了开源8051软核，用C语言实现外围芯片初始化控制和功能调度，增加了设计的灵活性。

现场可编程门阵列；数字宽带波束形成；8051 IP核

0 引 言

窄带波束形成技术采用移相方式来间接控制各通道信号延时，但在宽带信号场景下，由于孔径效应，这种方式会带来很大的误差。为克服这一现象，宽带波束形成系统采用真实时间延迟线(TTD)来实现延时控制[1]。随着技术的发展，更加灵活的数字延时方法得到实现，解决了实时宽带波束形成的难题。

为了实现某系统宽带波束形成功能，设计了采用现场可编程门阵列(FPGA)作为处理器的信号处理板。深入研究了宽带波束形成技术中数字延时算法，对比频域延时、时域数字插值、分数延时滤波器技术，设计了一种便于FPGA实现的稳健的延时方法。为了减少FPGA的逻辑开发和测试时间成本，在FPGA上移植了开源8051软核，用C语言实现了除数据处理以外的外设初始化配置、命令解析等功能。

1 宽带波束形成方法

以图1均匀线列阵为例，直线上均匀分布N个天线阵源，相互间隔距离为d。在远场模型下入射信号与法向夹角为θB，相邻2个阵源信号时间差为：

τ=dsin(θΒ)/c

(1)

为每个阵源信号输出乘上1个系数ωn，则线阵的阵列输出可以表示为：

(2)

设模数转换器的采样周期为T，延时与采样周期的比值(n-1)τ/T是一个实数，既包含整数部分，也包含小数部分。整数部分可以通过对采样数据移位实现，小数部分可以通过频域子带延时、时域数字插值、分数延时滤波器等技术实现。

这种在时域实现宽带波束形成器的原理框图如图2所示，相比于频域方法具有结构简单、运算量小的特点。算法的并行特性也非常适合在FPGA中实现。

2 硬件设计

2.1 功能及原理框图

信号处理板使用1片Xilinx公司的K7系列FPGA，实现了8个通道模拟信号输入、2个通道模拟信号输出，对外数字接口采用2.5Gbps光纤收发器。为了缓存采集或者需要输出的数据，在FPGA上挂载了1片DDR2内存。为了提高模数转换器(ADC)和数模转换器(DAC)的信噪比，并且实现各个通道之间的同步，板卡使用了高稳定度晶振，选用了低相位噪声的时钟输出芯片为其提供时钟信号，原理框图如图3所示。

2.2 器件选型及性能指标

模数转换器使用4片AD9268，单片具有2路ADC转换器，共计8路模数转换通道。每通道提供最高达650MHz的差分模拟输入带宽，最高可达125Msps采样率，在2MHz～200MHz的模拟信号输入情况下，提供不低于12Bits的有效位数。AD9268具有Sync管脚，提供多芯片协同工作时内部时钟分频器同步功能[2]。

在高速或者高精度模数转换电路设计中，为了提高转换器的信噪比指标，要特别注意输入时钟的抖动，由它贡献的信噪比可表示为:

SNRtj=-20lg(2πftj)

(3)

式中：f为输入模拟信号的频率；tj为时钟抖动的均方根值。

通过公式可以看出，随着输入信号频率的升高，为了使信噪比保持不变就必须降低输入采样时钟的抖动。在板卡设计中，全局时钟信号来自于ADI公司的AD9518时钟芯片。它可以提供100fs左右的低抖动时钟信号，保证ADC、DAC具有高信噪比。

数模转换器(DAC)采用ADI公司的AD9957。它内部有直接数字合成(DDS)、正交调制、捷变上变频器等功能模块，可以方便地实现IQ信号输出和多种调制功能。它内部还可以配置级联积分梳状(CCI)滤波器、反sinc滤波器，在芯片内部实现部分数字信号调理功能，一定程度上能够降低FPGA的处理压力。它内部具有高达1GHz的数模转换器，能够实现高达400MHz的模拟信号输出，在1kHz频偏处，具有优于125dBc/Hz的相位噪声，具有优于80dB窄带无杂散动态范围(SFDR)[3]。

高速数字接口使用K7系列FPGA内部的GTX收发器来实现，为了延长数据的传输距离，GTX收发器收发信号通过光纤收发器转换成光信号进行传输。光纤收发器采用USOT23L多模双向光纤收发器，该模块引脚可以和CML电平引脚直连[4]。

3 FPGA逻辑设计

3.1 宽带波束形成逻辑设计

本设计采用时域宽带波束形成器模型，其并行运算特性特别适合在FPGA上实现。波束形成器分为幅度加权模块、延时模块、求和模块和归一化输出模块。幅度加权调用FPGA内部乘法器实现，求和模块调用加法器IP和实现，对于8通道波束形成，将数据右移3位即可实现归一化除法操作。

延时模块分为整数部分和分数部分，设信号x(t)的延时为td，经过采样周期为T的ADC之后可以表示为xd=x[(n-D)t]，其中D是由整数部分I和小数部分p组成的：

D=I+p,p∈[-0.5,0.5]

(4)

傅里叶变换可得:

Xc=e-jωDX(ejω)

(5)

传递函数为:

Hd=e-jω(I+p)

(6)

转换为时域可以得到:

hd(n)=sinc(n-I-p)

(7)

通过公式推导可知，将sinc函数平移相应的位置之后再截断成有限长度，即可得到延时模块的传递函数，其实质上是一个滤波器结构，在FPGA中可以通过移位器、乘法器、累加器实现，如图4所示。

对无限的sinc函数截断为有限的长度必然会带来吉布斯效应，为了减少这一影响可以使用增加滤波器介数和优化窗函数的方法。通过Matlab仿真验证，这种方式设计的分数延时器在通带内具有良好的群时延特性,如图5所示。

3.2 软核CPU的实现

FPGA外部的ADC、DAC、时钟分配器等芯片具有串行配置接口，在上电之后或者功能需求改变时需要进行大量的寄存器配置工作，这部分功能若采用VHDL语言编写，逻辑实现非常繁琐，需要大量的调试和测试工作。为了减少逻辑开发和测试工作量，使用开源的8051CPU软核来实现芯片初始化和功能配置。

开源8051CPU软核是使用硬件逻辑语言实现的兼容8051指令的一种嵌入式处理器，它具有占用资源少，开发测试简单的特点，很好地弥补了单纯用硬件语言开发逻辑功能的不足[5]。开源的软核给使用者提供了源代码，可以根据需要自主地修改软核功能，添加自定义的外设。在设计中为软核增加了SPI收发器外设，如图6所示，它由发送先进先出(FIFO)、接收FIFO、控制/状态寄存器、时钟分频器、片选寄存器一系列寄存器和2个移位寄存器组成。所有的寄存器都挂到8051内核的地址总线上，可以通过像访问内存一样的方式访问各种寄存器，控制串行外设接口(SPI)收发器的工作状态。SPI控制器还设置了中断输出管脚，连接到CPU的中断处理模块上。使用TXBufFIFO和RXBufFIFO配合中断信号可以进一步减轻CPU的负担。

4 板卡调试

板卡FPGA挂载芯片的初始化采用内部的8051软核控制实现，所以首先对SPI控制器进行调试。硬件逻辑部分编写完成之后通过ISE进行综合，软件部分使用KEIL开发环境进行C语言的编译，最后生成HEX文件加载到8051软核的只读存储器(ROM)中。使用ISE自带的仿真工具抓取SPI对外接口的波形，如图7所示。经过调试SPI可以正常工作。

配置AD9246采样率为120Msps，将0dBm10MHz的中频信号输入到模拟通道进行带通采样，使用ChipScope工具抓取采样后的信号，如图8所示。将数据导入到Matlab中进行傅里叶变换可以计算输入信号的信噪比，为69.26dB。

配置AD9957芯片DAC时钟为300MHz，输出10MHz的模拟信号，将信号输入到频谱仪上，如图9所示。

5 结束语

本信号处理板卡提供8路模拟输入通道，2路模拟输出通道，单片大规模FPGA可以满足复杂的并行数据处理算法需求。FPGA内部实现兼容8051的软核CPU可以使用C语言来开发控制相关的功能。经过调试和测试，该板卡已经成功运用在某型通信设备中。

[1] 贾艳红.宽带数字阵实时延迟技术[D].成都：电子科技大学，2010.

[2]AnalogDevicem,Inc.AD9268Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

[3]AnalogDevicem,Inc.AD9957Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

[4]KROUPAVF.Directdigitalfrequencysynthesizers[M].HobokenNJ:Wiley-IEEEPress,1999.

[5] 李宁.8位CPU软核设计与应用研究[D].北京：北京交通大学，2008.

Design and Implementation of Signal Processing Board Based on Broadband Beamforming Technology

XIA Yan-ze

(The 20 Institute of China Electronic Technology Group Corporation,Xi'an 710068，China)

This paper designs a signal processing board that uses field grammable gate array (FPGA) to realize real-time broadband beamforming.The board provides 8 high-speed analog-to-digital converter (ADC) channels,2 high speed digital-to-analog converter (DAC) channels,ADC sampling clock synchronization interface,Gigabit fiber optic data T/R interface.In this paper,the technology of digital fractional time delay filter in broadband beamforming technology is studied,and a simple and effective engineering realization method is designed.The open source 8051 soft core is realized in FPGA and peripheral chip initialization control and scheduling functions are realized by using C language,which increases the flexibility of the design.

field programmable gate array；digital broadband beamforming；8051 intellectual property core

2017-03-09

TP302

A

CN32-1413(2017)02-0078-04

10.16426/j.cnki.jcdzdk.2017.02.018