一种高速并行位同步结构

唐婷

（中国西南电子技术研究所 四川 成都610036）

一种高速并行位同步结构

唐婷

（中国西南电子技术研究所 四川 成都610036）

针对高速数据解调器中的位同步，给出一种高速并行结构。通过实时更新滤波器系数，同时实现滤波、内插、抽取功能，滤波器组输出速率降低为符号速率。给出了滤波器系数的计算过程及具体方法，分析结果表明该并行结构有效的降低了实时运算的复杂度。

位同步；并行结构；滤波器系数；内插

随着卫星技术和星上有效载荷技术的发展，卫星数传系统对信息传输速率的要求也越来越高，从过去的kbps提高到目前几百Mbps，未来高速数传系统传输速率将达G量级。随着传输速率的提升，如何实时处理高速数据成为关键。

美国JPL实验室在97年提出了APRX结构，采用并行结构实现高速全数字解调，国内也有许多针对高速数据解调方面的研究[1-12]。并行结构的解调器中的匹配滤波器个数与并行路数成比，资源消耗巨大，且位同步数据抽取需要大量选择开关，成为FPGA实现的一个难点。文献[13]研究了并行结构的频域匹配滤波器设计，文献[14-15]给出了一种频域并行解调结构。

文中将匹配滤波与位同步相结合，通过实时更新滤波器系数，同时实现滤波、内插、抽取功能，滤波器组输出速率降低为符号速率。降低了并行结构中匹配滤波器的数量，从而达到减少资源消耗的目的。给出了滤波器系数的计算过程及具体方法，分析了该结构的资源消耗情况。

1 传统的并行位同步结构

传统的并行位同步结构如图1所示，M路并行数据首先通过M个并行滤波器进行滤波，滤波后的数据根据重采样生成器提供的信息进行数据内插、数据抽取。该结构的滤波器数量为M，若滤波器阶数为阶，需要消耗2MN个乘法器。以M=32，N=64为例，乘法器数量高达4 096个。

数据抽取模块每个时刻需要在M个数据中选取有效数据，有效数据可能出现在M路中的任意位置，且个数也不确定，因此可能性为种，以M=32为例，则可能性高达4 294 967 296种，选择器的设计非常复杂。

2 本文的并行位同步结构

高速并行位同步结构如图2所示，对载波环路输出数据提取位同步误差，误差信息反馈到重采样生成器，生成重采样时刻和位置信息，通过寻址RAM获得滤波器的系数，送入滤波器组。通过时实更新滤波系数完成滤波、内插和抽取3个功能。滤波器数量减为M/R个，因此资源消耗降到为原来的1/ R。并行滤波器组的输入数据速率为系统采样率fs，输出数据速率降低为符号速率。

图1 传统并行位同步结构

图2 高速并行位同步结构

3 并行位同步结构的详细设计

3.1 滤波器系数计算

并行位同步结构的关键在于并行滤波模块的设计，该模块需要完成滤波、内插和抽取3个功能。设并行滤波前的数据为xo（n），并行路数为M。滤波器系数为fk，滤波器阶数为N，则滤波器输出x1（n+m）表示为：

位同步误差控制重采样频率，使重采样点能恢复出码元最佳判决点和过零点的值。假设抽样率为原采样率的1/D，即每隔D-1个数据才有一个数据被抽取到，故其余D-1个数据无需进行计算，只需计算被抽取到的数据即可。

重采样点的值可以根据重采样时刻周围几个实际采样点的值，通过内插获得。内插方法有多种，文中选用了一种立方内插，内插公式：

其中，Y为内插的值，yi，i=-2，-1，0，1为内插点前后4个实际采样得到的点，如图3所示。

ci，i=-2，-1，0，1为4个内插系数，表达式如下：

图3 内插值估计

假定重采样发生在时刻，依据式（2）内插点x2可表示为：

将式（1）代入式（7）：

将上式分解可得：

从上式可以看出，只需通过计算获得pi，i=-2，…，N，并将pi作为滤波器系数就可同时完成滤波和内插两个功能。

由上述推导可知，fk固定不变，滤波器系数p是关于μ的函数。对μ在[0，1]间进行取值，并计算对应的系数p，将计算结果存储在RAM中。在每个重采样点时刻，根据μ进行寻址获取系数p。

3.2 滤波器数量

当系统采样率fs与符号速率不成整倍数时，每次重采样时刻可能发生在并行M路数据中的任意一路或几路。如果按照传统设计思路，需要个并行滤波器同时工作，才能完全覆盖每次重采样时刻，但复杂度高。假定系统可处理的最大符号速率为fsmax，R= [fs/2fsmax]取整，则相邻两个重采样时刻之间至少间隔R-1个系统时钟，每R路数据可共用一个滤波器，则滤波器个数可减少为M/R个。假定R路并行数据对应的采样时刻分别为q，q+1，…，q+R-1当重采样发生在q+a时刻，a=0，1，…，R-1，内插值为：

每个重采样时刻，根据当前μ值更新滤波器系数p，即可完成滤波、内插及数据抽取。

4 方案的分析与仿真实验

4.1 系数离散化引入的内插误差

采用matlab对离散化引入的内插误差进行仿真，采用QPSK调制方式，发送和接收采用滚降系数为0.35的根升余弦滤波器，接收端采样率分为符号率的4倍和8倍，μ在[0，1]的离散点总数分别为2、4、8、16、32以及连续取值。码元长度10 000，进行1 000次仿真，计算均方根误差如表1所示，由仿真结果可知，的离散点数量可取为8。

表1 均方根误差比较

4.2 方案的复杂度分析

本方案的最大特点在于通过实时更新滤波器系数实现滤波、内插和抽取3种功能，减少了系统所需滤波器组的数量。下面将本方案（方案1）与传统的时域滤波方案（方案2）、频域滤波方案（方案3）所需乘法运算次数进行对比。设系统并行路数为M，滤波器阶数为N阶，则方案1完成并行滤波需要2M（N+ 3）/R个乘法器，方案2需要2MN个乘法器，方案3需要4（M+N-1）log2（M+N-1）+4（M+N-1）个乘法器。表2列出部分情况下各方案的乘法器消耗情况。由下表可知，本方案乘法器数量相对较小，且R越大效果越明显。

表2 乘法器数量比较

4.3 方案的仿真验证

采用matlab进行仿真，QPSK调制和8PSK调制方式，发送和接收采用滚降系数为0.35的根升余弦滤波器，接收端采样率为符号率的4倍，μ离散点总数分别为8。码元长度10 000，如图4所示是解调后的信号星座图。

5 结 论

文中对传统的并行位同步结构进行改进，通过更新滤波器系数的方法同时实现并行滤波、并行内插和抽取功能。降低了滤波器输出速率，减小了运算复杂度。适用于高速解调系统的位同步。

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A high-speed bit synchronization based on parallel architecture

TANG Ting
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

For bit synchronization in high-rate data transmission demodulator，a high-speed parallel architecture is presented.Filter coefficient is updated real-time to realize filter，interpolation，Decimation，and the output speed of filter banks is reduced to symbol rate.The calculation and realization for filter coefficient is given.Analysis shows the parallel architecture has low real-time computational complexity.

bit synchronization；parallel architecture；filter coefficient；interpolate

图4 星座图

TN85

：A

：1674－6236（2017）03-0158-04

2016-01-28稿件编号：201601274

唐 婷（1983—），女，四川成都人，硕士，工程师。研究方向：高速数传技术。