基于现场可编程门阵列并行频率源的改进方法

徐　跃，简金蕾，任宏滨，连　可，吉　阳

(1.空军工程大学防空反导学院，陕西 西安　710051；2.中国电子科技集团公司第十研究所，四川 成都　610036)



基于现场可编程门阵列并行频率源的改进方法

徐跃1，简金蕾1，任宏滨1，连可2，吉阳1

(1.空军工程大学防空反导学院，陕西 西安710051；2.中国电子科技集团公司第十研究所，四川 成都610036)

摘要:针对传统直接数字频率合成(DDS)电路中相位累加器与波形查找表的工作频率与高速数模转换器(DAC)采样频率不匹配的问题，提出了基于现场可编程门阵列(FPGA)并行频率源的改进方法。该方法采用改进的8路并行DDS电路有效地扩展了DDS电路的输出带宽；基于并行DDS结构，利用FPGA和高速DAC生成了不同调制模式下的通信信号，并在Vivado2014.2环境下进行测试。实验表明：该设计具有结构简单、易于实现、分辨率高等特点，可用于雷达、电子对抗领域中宽频带高分辨率信号的产生。

关键词:并行直接数字频率合成;波形查找表;现场可编程门阵列;调制;高速数模转换器

0引言

随着现代电子技术的不断发展，对于波形合成的输出带宽、输出复杂度等指标要求越来越高。一般的振荡器因较大的局限性不能满足要求，为了实现具有频率转换速度快、频率分辨率高、相位噪声低、变频相位连续等特性，直接数字频率合成(DDS)技术应运而生。DDS最早于1971年由美国学者J.Tiemcy、C.M.Radar和B.Gold在《A Digital Frequency Synthesizer》一文中提出。它是继直接频率合成技术和锁相式频率合成技术之后的新一代频率合成技术，可真正意义实现任意波形合成[1-3]。

基于单片机和DDS芯片的快速频率合成方案已不能满足实际工程的需要[4]，而FPGA技术在近几年得到迅速发展并以其可扩展性高、功耗低、开发周期短等特点得以广泛应用。特别是通过复用高性能IP核可大大简化FPGA电路设计[5],已逐渐成为DDS电路设计的不二选择。一些学者即通过在FPGA硬件平台进行DDS的电路设计，具有一定的灵活性，一方面降低了开发成本，另一方面提高了频率合成器的性能。但也存在诸多问题，如文献[6]和文献[7]信号输出仅为单路输出。文献[8]也仅设计了双路DDS并行输出。文献[9]设计了32路并行输出，但信号带宽较窄，且输出频率低[6-9]。本文针对上述问题，提出了基于现场可编程门阵列并行频率源的改进方法。

1现场可编程门阵列并行频率源

1.1DDS基本原理

DDS技术是从相位的角度出发，根据相位幅度增量直接合成所需波形。其结构模型如图1所示[10]。

图1　DDS 基本结构Fig.1　The Basic Structure of DDS

由图1可知，DDS电路由系统时钟Fclk、N位相位累加器、波形查找表、数模转换器和低通滤波器等组成。其中，Fclk 代表时钟频率源，Fcw 代表频率控制字，N代表频率控制字 Fcw 的字长，M代表波形查找表寻址码的位宽，D代表波形查找表输出数据的位宽，也即数模转换器的字长。在系统时钟的控制下，N位累加器开始进行累加，步进为频率控制字Fcw。截取相位累加器输出的高M位作为对波形查找表进行寻址的相位地址，经过波形查找表后输出对应的D位幅度值，完成相位到幅度的转换。由于在每个时钟脉冲下均可产生M位波形查找表寻址地址码，这些寻址码可用来查找出波形查找表中存储的一一对应的D位离散波形幅度值数据。因此，当累加器一个周期运算结束后，由波形查找表输出的所有离散数据便构成了离散的输出信号波形[11]。输出的波形幅度值经过数模转换器构成的保持电路保持信号输出后，变成相应的阶梯型模拟信号，再由低通滤波器滤除杂散分量，保证输出纯净的波形，从而最终输出的信号即为实际所需合成波形信号。图2所示为DDS工作的波形示意图。

图2　DDS波形示意图Fig.2　DDS Waveform Diagram

1.2DDS精度分析

以正弦波W(t)为例[12]，

Wout=Asin(2πfoutt+φ)

(1)

由上式可知，在振幅A和初始相位φ已知的前提下，可以得到正弦信号Wout的相位φ(t)和频率fout有如下的一一对应关系：

φ(t)=2πfoutt

(2)

现假设系统采样时钟为fclk，则两个相邻采样点的相位差为：

(3)

将上式的Δφ对应到数字形式中，假设DDS系统位数为N，则在数字形式对应的二进制相位码为2N。由于一个周期的相位为2π，所以，最小相位间隔为2N/2π，也即相位分辨率。那么，相位增量为：

(4)

对上式进一步处理可得，系统输出信号频率与采样频率之间的关系为：

(5)

输出信号的频率分辨率为：

(6)

根据Nyquist采样定律，系统允许输出的最大频率值为：

(7)

但在实际工程应用中，一方面，理想的低通滤波器无法实现；另一方面，为获得比较理想的连续波形，一般输出信号的最高频率为采样频率的40%。

综上所述可以看出，为了使DDS电路达到更到的精度，增加相位累加器的位数N即可。但如果一味地将累加器的 N 位输出全部用来作为波形查找表的寻址地址，那么波形查找表需要2N个数据点的

存储容量。以32位的累加器为例，存储容量将达到4G。在实际应用中往往无法实现或者实现代价过高，同时影响系统速度。因此，为了在兼顾合适的波形查找表容量下保证频率分辨率，通常情况截取高M位(M

2并行频率源的改进方法

根据DDS工作原理可知，其各个功能模块均在系统时钟的上升沿更新数据，也即该电路可等效为一同步时序电路。因此，相位累加器在第一个时钟上升沿产生第一个相位值Phase1，该相位值作为波形查找表的输入对其寻址获取第一个波形数据Data1。同理，在第二个时钟沿上升时，DDS电路可产生第二个相位值Phase2和数据Data2。在后面时刻的波形数据生成以此类推。图3所示为DDS波形产生时序图。

图3　DDS波形时序图Fig.3　DDS waveform sequence diagram

从波形图中可以看出，随着采样频率的提高，由于电路中相位累加器和波形查找表工作频率的限制，导致需多个采样时钟去生成一个波形相位或者一个波形数据，使得采样时钟与波形相位值、波行数据无法实现同步。而目前DAC的工作频率早已经超过GHz，这就意味着相位累加器、波形存储器等单元的处理速度也必须达到GHz才能保证系统正常工作。但是由于FPGA自身结构的特殊性，相比于高速DAC，其工作频率较低。也就是说DDS电路中的DAC的工作频率远远大于相位累加器和波形存储器的工作频率，因此DDS电路设计的关键在于如何更快地为高速DAC提供数据。针对这一问题，本文在图1所示的DDS传统结构的基础上设计了8路并行的DDS电路。在系统采样时钟不变的前提下，将整个DDS电路的处理速度提高了8倍。利用FPGA实现的8路并行DDS的设计框图如图4所示。

该设计的基本思想是将一路高速数据转化为8路并行的低速数据，然后通过并串转换技术再将多路数据合成一路，使原始信号的得以重现，从而实现数字处理模块和数模转换器之间的速度匹配。

图4　并行DDS实现框图Fig.4　DDS Implementation Diagram

假设DAC的工作时钟为fs，期望信号的相位增量为K，则各时刻的信号的相位为NK，N=0，1，2，…，8。为了直接产生数字中频或射频信号，FPGA利用并行处理技术以产生期望的信号。假设FPGA内部进行8路并行相位累加处理，各路工作时钟为fclk=fs/8 ，则各时刻每一路信号的相位值如表1所示。

表1　各时刻每一路信号

由表1可以看出，相邻两点之间的相位差为固定值K。可见，波形的输出相位具有可预测性，通过输出多个相位值的同时对波形查找表进行寻址，完全可以实现在一个采样时钟上升沿同时产生多个波形数据。该电路中的DDS系统采样率为8×225MHz，则在第8n(n=1,2,3，…)个时钟上升沿，可以同时产生8路的波形相位值，将获取的波形相位值再对8路的波形查找表进行寻址，可以得到8路并行的波行数据。最后将8路低速数据转换为一路高速数据如图5所示。

图5　8路并串转换数据波形Fig.5　8 roads parallel-serial conversion data wave

如上图所示，在单个DDS电路中，原来需要8个时钟才能获取的数据现在一个时钟即可实现，也即相位累加器和波形查找表的工作频率可降为原来工作频率的1/8。

3并行频率源的调制模式

3.1AM调制

AM调制是用调制信号去控制高频载波的振幅，使其按照调制信号的规律而变化的过程。本文采用双DDS电路分别产生载波和调制波形。

假设调制信号的时域表示为

(8)

载波信号的时域表示为

(9)

则AM信号的时域表示为

(10)

其中A为叠加的直流分量，M调制深度。

参数设置如下：

1)单音调幅信号频率：fm=1kHz；

2)中频信号：fc=70MHz；

3)调制深度：M=60%；

4)叠加直流分量：A=1。

根据系统参数设置要求，AM信号的FPGA实现框图如图6所示。

图6　AM调制实现框图Fig.6　AM Modulation Implementation diagram

3.2FM调制

FM信号是利用调制信号控制振荡器的频率，从而使其按调制信号的规律线性变化。

假设调制信号的时域表示为

(11)

载波信号的时域表示为

(12)

则FM信号的相位为

(13)

其中，ωc为载频信号的角频率，M为调制深度。

参数设置如下：

1)单音调幅信号频率：fm=1kHz；

2)中频信号：fc=70MHz；

3)调制深度：M=60%；

根据系统参数设置要求，FM信号的FPGA实现框图如图7所示。

图7　FM调制实现框图Fig.7　FM Modulation Implementation diagram

3.3FSK、PSK调制

由于DDS电路可以灵活控制输出波形相位和频率，因此实现数字调制相对简单，只需设置两个频率控制字，在调制信号作用下不断切换两个频率控制字，即可实现FSK调制。根据调制信号的相位值实时改变载波信号相位值可实现PSK调制。其在FPGA实现原理如图8、图9所示。

图8　码速率为1 MHz的FSK信号实现框图Fig.8　FSK Implementation diagram at 1MHz

图9　PSK信号实现框图Fig.9　PSK Implementation diagram

4改进方法的验证

采用FPGA+DAC架构所实现的图3所示的并行DDS电路。系统逻辑部分硬件实现原理框图如图10所示。

图10　逻辑部分硬件实现原理框图Fig.10　Hardware Implementation Diagram

其中信号数据产生由FPGA实现，根据来自与ARM互联的并行接口下发的参数，包括模拟目标方位、调制模式、距离配置等。

数据分8路进行实时数据计算，而后经由并串转换将多路低速数据转换为一路高速数据送至高速DAC，最后通过射频接口输出所需信号。

该系统能够实现AM、FM、FSK、PSK等信号的合成，由于篇幅原因，图11—图16所示为频率为600 MHz的基带信号频谱，载频均为1.63 GHz的AM调制信号频谱、FSK调制信号频谱及其相应的FPGA时域仿真波形。

图11　600 MHz的正弦信号频谱Fig.11　Sinusoidal Signal Frequency Spectrum at 600 MHz

图12　基带信号时域波形的Modelsim仿真Fig.12　Baseband signal time domain waveform of the Modelsim simulation

图13　AM信号频谱(载频1.63 GHz)Fig.13　AM Signal Frequency Spectrum (Carrier is 1.63 GHz)

图14　AM信号时域波形的Modelsim仿真Fig.14　AMsignal time domain waveform of the Modelsim simulation

图15　FSK信号频谱(载频1.63 GHz)Fig.15　FSK Signal Frequency Spectrum(Carrier is 1.63 GHz)

图16　FSK信号时域波形的Modelsim仿真Fig.16　FSK signal time domain waveform of the Modelsim simulation

由上述测试结果不难看出，所生成的基带信号频率为600 MHz，并实现了AM、FSK等不同调制模式下的信号合成。输出信号频率可在1.6～1.7 GHz之间进行参数配置，实现了宽频带、输出频率高的指标要求。

5结论

本文提出了利用FPGA设计8路并行DDS电路的改进方法。该方法采用8路并行DDS电路在225 MHz的内部时钟频率下可以为DAC提供1.8 GHz的数据采样率，通过并行方式解决了单路DDS电路在225 MHz下的工作频率与高速DAC工作频率1.8 GHz不一致问题，而且在相同的条件下，相较于传统的DDS电路在原始频率范围为200～212.5 MHz的基础上扩展到1.6～1.7 GHz，也即在单路DDS电路上扩展了8倍。同时设计产生了分辨率为0.052 Hz的稳定的信号，有效解决了数字处理模块与数模转换器处理速率不匹配的问题，扩展了输出带宽。实验表明，该系统实现了信号频率可调、高分辨率、高精度信号合成且能产生AM、FM等不同调制模式下的信号。拟在本系统设计的基础上进一步增加并行处理的通道数，即可通过更低的速率生成高频信号。该系统满足设计指标要求，具有一定工程价值，可在宽频带高分辨率信号生成中广泛使用。

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Improved Method of Parallel DDS Based on FPGA

XU Yue1, JIAN Jinlei1, REN Hongbin1, LIAN Ke2, JI Yang1

(1.Air Force Engineering University, Air and Missile Defense College, Xi’an,710051,China;2.China Electronic Technology Group Corporation tenth Institute, Chengdu 610036, China)

Abstract:Aiming at the disagreement among the frequency of phase accumulator, wave look-up table, and the frequency of high speed DAC in traditional DDS, an improved method of parallel DDS based on FPGA was put forward. The method took use of improved paralled DDS circuit of 8 channels to design, which expended output band effectively. Different modulation mode communication signals were generated via FPGA and high speed DAC based on parallel DDS. It was performed under the environment of Vivado 2014.2. The testing results showed this design was of simple construction, easy implementing and high frequency, which could be used in wide band high frequency signal generation.

Key words:parallel direct digital synthesis; wave lookup table; FPGA; modulation; high-speed digital to analog converter

中图分类号:TN911.7

文献标志码:A

文章编号：1008-1194(2016)02-0082-06

作者简介:徐跃(1990-), 男，山东临沂人，硕士研究生，研究方向：目标模拟器设计。E-mail:286696173@qq.com。

*收稿日期:2015-10-15