基于FPGA的位同步电路设计

张智明

摘 要： 在基于FPGA的自同步实现中，应用数字锁相技术，从接收的比特流中快速提取同步脉冲以正确采样输入码元。该方案以相位计数器为基础，采用相位分段调整方法，对鉴相结果进行分类，并据此快速调整相位计数值，最终生成同步脉冲。采用Xilinx FPGA实现位同步电路，并结合仿真波形分析电路工作过程。结果表明，该电路占用资源少，同步速度快，并且能容忍一定程度的输入码元抖动，所设计电路能稳定地工作在实际通信链路中。

关键词： 位同步； 数字锁相； 同步脉冲； FPGA

中图分类号： TN919.3? 34 文献标识码： A 文章编号： 1004?373X（2016）04?0132?03

Abstract： In the implementation of self?synchronization based on FPGA， the digital phase lock technology is applied to rapidly extracting the synchronous pulse from the received bit stream to sample the input code element correctly. The phase segmentation adjustment approach is used in the scheme based on phase counter to classify the phase discrimination results， by which the phase count value is quickly adjusted to generate the synchronous pulse. The bit synchronization circuit is implemented on Xilinx FPGA， and its working process is analyzed in combination with simulation waveform. The simulation results show that the circuit has few resources occupation and fast synchronous speed， and can tolerate the input node element shaking to some extent. The designed circuit can stably work in the practical communication links.

Keywords： bit synchronization； digital phase lock； synchronous pulse； FPGA

0 引 言

位同步又称码元同步，是数字通信中一种重要的同步技术。在接收端产生与接收码元频率和相位一致的定时脉冲序列的过程称为位同步，而所产生的定时脉冲序列也称为同步脉冲[1]。实现位同步的方法可分为外同步法和自同步法。自同步法从输入码元中提取同步信息，无需在发送端插入导频信号，是一种比较常用的方法。在自同步法中，各种锁相技术如超前?滞后位同步环、同相?中相位同步环、早?迟积分清除位同步环等[2]均能实现位同步功能。文献[3?10]讨论了基于上述各种锁相技术的位同步电路设计。

本文探讨一种基于数字锁相技术的接收端相位快速调整方案，与传统的位同步电路相比，本方案采用相位分段调整的方法，快速提取同步脉冲，并且能容忍一定程度的接收端码元抖动。

1 位同步原理

本小节讨论基于数字锁相技术的位同步原理。如图1所示，输入码元的速率为F b/s，接收端参考时钟的频率为N·F Hz。DPLL用于从输入码元中提取同步脉冲以正确采样输入码元。DPLL包括相位鉴别、相差处理、相位调整和N分频四个部分。相位鉴别单元比较输入码元和相位调整单元的反馈，输出相差信息；相差处理单元处理相差信息，输出相位调整控制信号；相位调整单元实施相位调整，跟踪输入码元；N分频单元还原码元速率，生成同步脉冲。DPLL完成相位调整，实现位同步后，给出同步指示，此时同步脉冲即可正确采样输入码元。

为使接收端较好地提取位同步脉冲，输入码元应包含较丰富的定时信息，通常在发送端对信源序列进行加扰或编码以实现此功能。此时，在接收端码元同步后需对所接收序列进行解扰或解码。接收端解扰或解码不在本文讨论范畴，在此不作详细探讨。

2 位同步电路设计

本小节详细讨论位同步电路设计，对速率为1 Mb/s的输入码元进行同步。接收端的参考时钟为16 MHz，即N=16。同步电路的设计以一个模16相位计数器为基础，根据相差分段快速调整相位计数值，最终提取出位同步信号。

（1） 相位鉴别设计。相位鉴别电路首先检测输入码元的跳变沿，随即得到在输入码元跳变时刻的相位计数值，该计数值即为相差信息。此处相位计数器的当前值作为相位调整模块的反馈输入到相位鉴别模块。码元跳变沿检测电路如图2所示，其中RxDatIn为输入码元；RxDatEdgeDet为码元跳变指示；RefClk为参考时钟。由于输入码元在发送端生成，对于接收端参考时钟域来说是异步信号，此处采用由前两级D触发器组成的同步链来处理可能出现的亚稳态现象。

（2） 相差处理设计。相差处理电路根据相位鉴别电路输出的相差计数值，产生5个相位调整控制信号。调相控制信息如表1所示。相位无需调整时，无控制信号输出，其余5种情况分别由5个相位调整控制信号输出至相位调整模块。

（3） 相位调整设计。相位调整电路根据相差处理模块输出的相位调整控制信号实施相位分段调整。调相步进如表1所示。模16相位计数器是相位调整电路的核心，当无相位调整控制指示时，该计数器在参考时钟节拍下递增计数；当有相位调整控制指示时，该计数器在指定的调整点进行计数调整，此处相位调整点设为8。调整完成后，当前相位调整控制信号被清除。经过若干次相位调整，位同步电路即可跟踪输入码元，进入同步状态。实际应用中，由于码元抖动及码元速率误差等因素，进入同步状态后，电路仍然需要实施相位的动态调整，当然同步电路可以容忍一定程度的码元抖动。

表1 相差处理与相位分段调整

（4） N分频设计。N分频电路基于模16相位计数器和相差信息生成同步指示，同步脉冲和接收端同步时钟，以便后级模块正确采样输入码元。同步指示具有迟滞性，以便容忍一定程度的码元抖动。位同步前，同步指示在相差计数值为0时置位，表示电路进入同步状态；位同步后，同步指示在相差计数值为4～12时清除，表示电路进入失步状态。接收端同步时钟在相位计数值为0时置0，在相位计数值为8时置1，其周期为1个码元宽度，上升沿正对接收码元中心。同步脉冲与接收端同步时钟上升沿生成，脉宽为一个参考时钟周期。当电路进入同步状态后，同步脉冲或接收端同步时钟对码元进行可靠的采样。

3 位同步电路仿真与实现

本小节给出位同步电路的实现结果，并结合仿真波形讨论相位调整以及位同步过程。位同步电路用VHDL语言描述，在Xilinx 7系列FPGA上实现。根据Xilinx FPGA资源使用报告，本同步电路仅需15个Slice LUT和16个Slice Register，合计占用5个Slice。使用Cadence IES仿真工具对位同步电路进行仿真，结果表明电路功能正确，可以快速提取同步脉冲，实现位同步。在无码元抖动的情况下，仅需2～3次相位调整即可实现位同步。

加入码元抖动后，位同步所需相位调整次数可能会有所增加。当码元抖动不超过0.2 UI时，首次位同步后电路一直保持在同步状态，码元采样正确可靠。当码元抖动大于0.35 UI时，电路开始出现采样错误。下面通过两个仿真用例展现位同步电路工作过程。

3.1 反相调整仿真用例分析

本仿真用例未加入码元抖动，用于分析位同步过程。仿真波形如图3所示，图中左侧所列位同步电路相关信号及其含义如表2所示。

位同步电路第一次检测到输入码元跳变时，相差计数值为6，PhaseJump置1，电路在相位调整点实施反相调整，步进为8。位同步电路第二次检测到输入码元调变时，由于前一次相位调整步进为8，此次相差计数值变为14，因而CoarseTuneDecr置1，电路在相位调整点实施后向粗调，步进为2。经过两次相位调整，当位同步电路第三次检测到输入码元跳变时，相差计数值最终变为0，电路进入同步状态，SyncInd置1。此后，所生成的同步脉冲和接收端同步时钟的上升沿均对准待采样码元中心，可以对码元进行正确采样。注意这里待采样码元是输入码元经过第2.1节中同步链电路后的输出。

3.2 码元抖动仿真用例分析

本仿真用例加入0.2 UI的码元抖动，用于分析电路在较大码元抖动的情形下进入同步状态后的相位动态调整与码元采样。仿真波形如图4所示，图中左侧所列位同步电路相关信号及其含义如表2所示。由于输入码元存在较大抖动，电路进入同步状态后的第一次相差检测值为2，于是进行相位前向粗调。若无抖动，同步后第二次相差检测值应为0，有抖动情况下，此次检测到的相差计数值为14，于是再一次进行相位后向粗调。如此往复，此例中的相差最终被调整为0。随着码元抖动，电路亦会再次调相。由于同步指示具有2.4节所述的迟滞特性，电路仍保持在同步状态。在位同步后的相位动态调整过程中，同步脉冲和接收端同步时钟的上升沿均处于待采样码元中心处，仍然可以正确采样码元。

4 结 语

本文应用数字锁相技术，在位同步过程中对相位进行分段调整，从而实现同步脉冲的快速提取。并且所设计电路可以在一定程度上容忍接收端码元抖动。采用FPGA实现该位同步电路，其占用资源少、工作稳定、可较好地应用在实际的通信链路中。

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