高速AD接口技术

樊敏

摘 要：该文提出了一种高性能AD采集系统的实现方法，给出了系统的相应架构。关键技术是高速ADC 技术、数据存储与传输技术和抗干扰技术。本系统中的高速采集控制器相较于同类设计具有更高的采样速率和分辨率，且具备良好的扩展和配置特性，目前系统实时采样速率已达1GSPS。以可编程器件作为高速数据流输入输出控制及存储，构建了一个高速数据采样系统，实现了高速AD动态数据流采集。可以满足具有不同实时性需求的嵌入式系统。为进一步应用于数字雷达、数字射频等领域，实现动态高速数据采样分析搭建了一个平台。

关键词：高速AD采集 高速数据处理 交替采集 数据格式

中图分类号：TP274 文献标识码：A 文章编号：1674-098X（2015）05（c）-0041-02

随着高速的数字信号处理器和高速A/D转换器的飞速发展，使对激光雷达信号、高分辨率微波雷达信号、红外图像信号，激光陀螺信号等模拟信号的直接采样成为可能。

高速A/D接口直接采样简化了信号源端的多级处理，将会有效的提高信号处理的实时性和可靠性，但高速A/D直接采样必然导致大流量的高速采样数据。这就对计算机的数据采集，数据处理和传输能力提出了更高的要求。高速数据采集的关键技术是高速ADC技术、数据存储与传输技术和抗干扰技术。对高速采样数据存储的性能要求：一是高速性，现在高速数据采集中所用的ADC已达到几十、几百MSPS甚至GSPS的水平，这就要求采样数据存储器的速度也要与之匹配，也就是采用高速缓存；二是大容量，其原因是高速数据采集甚至是多通道高速数据采集会产生巨大的数据流。一个2通道100 MHz采样率、8位分辨率的数据采集电路并行采样0.1s将产生20MB的數据量，所以，通常需要大容量缓存来存储采样数据。

1 技术的实现（高速AD采集）

高速AD采集系统接收路径都是采用模拟/数字转换器，这是接收路径中最重要的模拟元件，这类模拟/数字转换器必须具备高取样速率、高模拟输入带宽及低功耗的特点。高速AD采集具体构成包括前端电路、AD控制器、存储电路以及时钟电路。具体结构如图1所示。

1.1 前端调理电路

在高速采集系统中，ADC的前端电路设计是重要环节，由于模拟/数字转化器的转换速率、分辨率、失真度以及输入通道、输入结构、电源要求方面的差异，因此我们在设计当中根据特定的ADC前端必须充分考虑阻抗匹配、电荷注入、噪声抑制、输出精度和输出驱动能力等诸多因素。ADC08D1000的模拟输入端为全差分结构，差分等效输入电阻为100欧姆，差分等效输入电容为0.02pF。在实际电路设计中，首先要把单端的输入信号变换为差分信号，同时必须满足信号输入阻抗和ADC输入阻抗的匹配。

1.2 AD控制器

AD转换电路的核心器件是超高速ADC-ADC08D1000芯片，该芯片是一款高性能的模/数转换芯片。它具有双通道结构，每个通道的最大采样率可达到1.6 GHz，并能达到8位的分辨率；采用双通道“互插”模式时，采样速率可达2 GSPS；采用128脚LQFP封装，1.9 V单电源供电；具有自校准功能，可通过普通方式或扩展方式对其进行控制；可工作在SDR，DDR等多种模式下。ADC08D1000的结构主通道由输入多路模拟开关、采样保持电路、8位ADC和1：2分离器/锁存器组成。它共有两路相同的通道。控制逻辑由普通方式或扩展方式进行配置，对整个芯片进行控制。

1.3 时钟控制电路

触发AD芯片的时钟可以是外部时钟源，也可以是内部时钟源，通过时钟驱动器MC100LVEP14芯片来选择。

当MC100LVEP14的“CLK_SEL”管脚接高时，选择外部时钟，接低时，选择内部时钟。

其中内部时钟源直接选用SILICON LABS的i531AB1000MOODG晶振产生，输出范围10 MHz～1.4 GHz，支持LVDS输出，可以满足使用要求，选用此款晶振的优点是外围电路少，节省空间。

1.4 数据高速接收模块

1.4.1 FPGA

底层硬件系统的编程利用Xilinx公司 Virtex-5 FPGA来实现。FPGA作为硬件系统的核心控制和管理设备。在FPGA平台上主要实现对ADC数据的采集，对ADC 工作状态的控制，以及对处理器内存模组的读写等。Virtex-5系列FPGA是全球著名的可编程逻辑器件领导厂商Xilinx推出的一款高性能的器件，采用1v 65nm 三栅极氧化层工艺提升了性能，而动态功耗降低了35%。Virtex-5逻辑单元高达330000个、I/O管脚高达1200个，带有24个低功耗RocketIO串行收发器、内置式PCI Express端点和以太网MAC模块以及其它增强型IP。

在高速FPGA内包含的BlockRam具有3.3ns的访问速度，我们用FPGA内部包含的BlockRam级联合并，构建了一个双端口RAM。四个双端口RAM为一组缓冲存储区，共两组缓冲存储区。因此双口RAM也能达到该访问速度，并且具有随机存取的优点。

1.4.2 FPGA数据输出的格式

高速AD控制系统主要是通过可编程逻辑器件在系统中实现对外围器件的控制和对模数转换器高速数据流的采集和存储，其工作速率最高必须达到ADC数据流速度。模拟信号经过AD模板采样后转入FPGA进行数据处理，并传输到DSP，FPGA的内部构建了一个DPRAM，用于接收ADC采集的数据。DPRAM 为64bit输入，32bit输出，每一个输出的32bit数据由同一个AD通道的4个8bit采样数据组成。AD的Q通道和I通道数据间隔输出。

DQ0、DQ1分别为ADC从 Q通道采到的第一组和第二组数据，DI0、DI1分别为 ADC从I通道采到的第一组和第二组数据，依此类推，Q通道和 I通道就以这样的顺序从DPRAM交替输出。从DPRAM输出的数据，每个32bit的4个8bit按照采样先后顺序直接放置于每个单独的RAM区域。最后直接以32bit数据的方式读取。

2 结论

在高速AD设计方面，我们采用ADC08D1000（National 8位 高速AD 芯片），以Virtex-5 FPGA 可编程器件作为高速数据流输入输出控制及存储，构建了一个高速数据采样系统，实现了高速AD动态数据流采集。在内时钟下采集的200M正弦波，当其信噪比为44.93db时，其转换位数可以达到7.1bit。本系统中的高速采集控制器相较于同类设计具有更高的采样速率和分辨率，且具备良好的扩展和配置特性，目前系统实时采样速率已达1GSPS，可以满足具有不同实时性需求的嵌入式系统。这样一个高速AD采集板的设计，为进一步应用于数字雷达、数字射频等领域，实现动态高速数据采样分析搭建了一个平台。

参考文献

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