锁相环有源滤波器设计及其对参考杂散的影响

方明志　佘世刚　周毅　马沛

摘 要： 为了满足现代通信中对高频率高质量本振源的需求，采用时间常数与有源环路滤波器各元件值的关系，设计不同阶环路滤波器，并对所设计环路滤波器构成的锁相环做了ADS仿真实验；研究了不同阶有源滤波器构成的锁相环对参考杂散的抑制效果；发现50 kHz环路带宽一、二阶有源滤波器构成的锁相环对特定频偏点参考杂散抑制分别为34.09 dB与45.64 dB，100 kHz环路带宽三、四阶有源滤波器构成的锁相环对特定频偏点参考杂散抑制分别为51.77 dB与58.37 dB；结果表明高阶锁相环能在更宽环路带宽下对参考杂散有更好的抑制效果。

关键词： 有源环路滤波器； 高阶锁相环； 参考杂散； ADS仿真

中图分类号： TN91?34 文献标识码： A 文章编号： 1004?373X（2014）09?0073?04

0 引 言

锁相环技术是产生频率源最常用的一种频率合成技术。它利用低频信号，生成高频信号，在空间通信、雷达测量、遥测遥控、无线电定位、卫星导航和数字通信等先进的电子系统中应用广泛。杂散是锁相环输出信号的重要设计指标，杂散抑制的好坏直接决定相关工程项目性能的优劣。本文设计研究了不同阶锁相环对参考杂散的影响，得出一般性结论。

1 锁相环原理

锁相环是以消除频率误差为目的的反馈控制电路，其基本原理为：锁相环对高稳定度的参考振荡器锁定，环内串接可编程控制的分频器，通过程序改变分频器的分频比[N，]得到[N]倍参考频率的稳定输出信号，基本结构如图1所示。

图1 锁相环基本结构

锁相环利用相位误差消除频率误差，当电路达到平衡状态时，虽然有剩余相位误差存在，但是频率误差可以降低到零，实现无频率误差的频率跟踪和相位跟踪，根据系统设计的不同，可以跟踪瞬时相位，也可以跟踪平均相位。锁相环能较好过滤噪声，具有锁定时无频差、窄带跟踪特性与调制跟踪特性好、易于集成化等优点，在频率合成中拥有无法替代的重要地位。

2 常用环路滤波器设计

本文锁相环设计基于鉴相芯片PE3236，其两路输出分别为正脉冲与负脉冲，应采用有源环路滤波器。环路滤波器设计是锁相环设计中影响整体性能的关键环节，其阶数、环路带宽与相位裕度是重要参数。为使系统稳定，一般要求环路相位裕度达到45°以上。常用有源环路滤波器的结构上下对称，故下文所述滤波器元件值均有下述关系：

[R1，=R2，R3=R4，R5=R6，C1=C2，C3=C4，C5=C6]

压控振荡器（VCO）在锁相环中起了一个积分作用，故锁相环阶数等于滤波器阶数加1。

2.1 一阶有源环路滤波器设计

一阶有源环路滤波器是一个比例积分电路，如图2所示，计算其传递函数为：

[F（s）=-1+sτ2sτ1] （1）

式中：[τ]为时间常数：[τ1=R1C1，τ2=R3C1。]

固有频率[ωn]与阻尼系数[ζ]是此滤波器构成的二阶锁相环中最常用的一组参数，其与锁相环传递函数系数和时间常数关系为：

[ωn=KdKoNτ1， ζ=τ22KdKoNτ2=τ2ωn2]

式中：[Kd]是鉴相器增益；[Ko]是压控振荡器增益；[N]是分频系数。

图2 一阶有源环路滤波器

[ωn]与环路带宽成比例关系，常被用作二阶环路带宽的粗略衡量；[ζ]的典型值在0.5～2之间，而0.707是最常用的值[1]。根据环路带宽与阻尼系数，可计算得滤波器中各元件值。

一阶有源环路滤波器与VCO相位差最大均为90°，系统不可能达到理想情况时的最大相位差180°，故二阶锁相环为无条件稳定系统。

2.2 二阶有源环路滤波器设计

图3所示为一种常用二阶有源环路滤波器。在一阶有源环路滤波器前增加一组RC低通滤波器，可以减少不适合作为运算放大器输入的高频信号，有利于防止混入噪声，增加对杂散的抑制。电路中增加一个电容，给系统带来了-90°的相移，设计时应考虑其构成的三阶锁相环系统稳定性。计算得二阶有源环路滤波器传递函数为：[F（s）=-R5C3s+1R1R3s2C3C1+（R1+R3）C3s=-sτ2+1sτ3（sτ1+1）] （2）

式中：[τ1=R1R3R1+R3C1，τ2=R5C3，τ3=（R1+R3）C3。]

图3 二阶有源环路滤波器

输入的噪声电流经过前置电阻，会产生噪声电压，经过运放放大后会恶化系统噪声。设计滤波器时，尽量使[R1，R3]小，一般假定[R1，R3]的值在几百欧以内。

将式（2）代入锁相环可计算开环增益为：

[G（s）=KdKoNsF（s）=-KdKoNs?sτ2+1sτ3（sτ1+1）] （3）

由式（3）可得出开环增益的相位裕度，令其为[φ（s）。]

开环增益幅值在环路带宽[ωc]处满足[G（s）s=jωc=1，]相位裕度在环路带宽[ωc]处导数为0，即[φ（s）′s=jωc=0，]且[φ（s）]在[s=jωc]处应是45°以上的设定值。联立对应关系式，可以计算出滤波器中各时间常数与各元件值。

2.3 三阶与四阶环路滤波器设计

图4为常用的三阶与四阶有源环路滤波器，每增加一个电容相当于增加了系统传递函数的一个极点，使其具有更陡峭的截止特性，然而设计却更加复杂困难，尤其是系统稳定性。四阶有源滤波器，是在三阶有源滤波器后串联一组RC低通滤波器，能有效减小系统纹波，降低前级运放输出的系统杂散。三阶与四阶有源环路滤波器的设计原理相同，仅传递函数有所简化。

计算四阶有源环路滤波器传递函数：

[F（s）=-1+sR5（C3+C5）sR3C3（1+sR5C5）（1+sR1C1）（1+sR7C7）=-1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （4）

滤波器相位冗余：[?=tan-1γωcτ1（1+τ31+τ41）-tan-1（ωcτ1）-tan-1（ωcτ1τ31）-tan-1（ωcτ1τ31τ41）] （5）

图4 三阶与四阶环路滤波器

开环系统的相位裕度：

[φ（s）=180+tan-1（ωcτ2）-tan-1（ωcτ1）-tan-1（ωcτ31）-tan-1（ωcτ41）] （6）

式中：[A0=R3C3；τ1=R1C1，τ2=R5（C3+C5），τ3=R5C5，τ4=][R7C7；][ωc]为环路带宽；[τ31=τ3τ1，][τ41=τ4τ1。][γ]是优化因子[2]，一般取[τ31=2.5，][τ31=0.4，][γ=1。]

联立上面相关等式并结合相位条件，可以分别计算出时间常数。

将式（4）代入锁相环系统得开环增益为：

[G（s）=KdKoNsF（s）=-KdKoNs?1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （7）

使[G（s）s=jωc=1]可得：

[A0=kdkoNω2c?1+ω2cτ22（1+ω2cτ21）（1+ω2cτ23）（1+ω2cτ24）]

设计三阶环路滤波器时，上述各式中[τ4=τ41=0。]

根据计算所得时间常数[τ1，τ3，τ4]与[A0，]结合时间常数与环路滤波器中各阻容值的关系，可计算出电路中各元件具体值。

压控振荡器存在输入电容，为了减少输入电容对环路滤波器性能的影响，[C7]的值应该至少是VCO输入电容值的4倍，同时VCO输入电容也影响着[C5]的取值。通常情况下，若三阶有源滤波器相位裕度足够大，可在其后串联RC低通滤波器构成四阶形式，调节[R、][C]的取值，在系统稳定条件下以牺牲相位裕度来换取滤波器阶数的增加，提高滤波效果。

3 ADS杂散仿真

寄生杂散是锁相环性能的一个重要指标。采用PFD作鉴相器，理论状态下，系统锁定输出为0状态。然而，实际工作情况下，PFD会输出矫正脉冲，矫正脉冲周期性变化，正负脉冲交替出现。环路滤波器只能对矫正脉冲作有限抑制而非完全消除，故VCO的控制电压必然出现纹波，这些控制电压纹波调制VCO后会在载频两边出现寄生边带，形成参考杂散，这种杂散出现在距离锁相环输出中心频率频偏整数倍的鉴相频率处。

为了抑制参考杂散，通常选择环路带宽远远小于鉴相频率。然而，一阶环路滤波器在高频处增益为固定值，没有继续向下滚降，低的参考频率并没有带来预期中的效果[3]。滤波器每增加一阶，在高频处滚降斜率均叠加-20 dB/dec。二阶、三阶、四阶低通滤波器在高频处滚降斜率分别为-20 dB/dec，-40 dB/dec，-60 dB/dec，能更好的抑制带外杂散。

依据上述滤波器设计方法，结合相关工具，设计下列4个滤波器，依次命名为LPF1，LPF2，LPF3，LPF4，各元件参数见表1。LPF1与LPF2环路带宽为50 kHz，LPF2与LPF3环路带宽为100 kHz，相位裕度均在50°以上，满足系统稳定性条件。

根据鉴相器芯片PE3236和VCO数据手册，鉴相器增益[Kd=0.43] V/rad，VCO调谐灵敏度[Ko=5] MHz/V，设定鉴相频率为1 MHz，分频系数为320。图5中（a）～（d）依次为上述四种滤波器构成锁相环的ADS仿真结果，包含开、闭环系统增益的频率响应曲线、指定点（第1个红框，定为2 MHz处）杂散抑制的精确值（第2个红框）与相位裕度值（第3个红框）。

图5中相位裕度为53.592°、环路带宽为50 kHz的（a）型二阶锁相环，对2 MHz处杂散抑制是34.09 dB；相位裕度为54.230°、环路带宽为50 kHz的（b）型三阶锁相环，对2 MHz处杂散抑制是45.64 dB；相位裕度为55.602°、环路带宽为100 kHz的（c）型四阶锁相环，对2 MHz处杂散抑制是51.77 dB；相位裕度为50.218°、环路带宽为100 kHz的（d）型五阶锁相环，对2 MHz处杂散抑制是58.37 dB。分别对比（a）与（b）、（c）与（d），表明相同带宽时，高阶有源滤波器构成的锁相环对参考杂散抑制更好；对比（a）和（c），表明高阶有源滤波器构成的锁相环能在更宽环路带宽下，对参考杂散有更好的抑制效果。对比图5中各频率响应曲线5 MHz处增益的大小，结果表明，滤波器阶数越高，构成的锁相环阶数越高，在越高的频率处滚降速率越快，对高频率处杂散抑制越好。

4 结 论

在当今雷达系统和数字通信等先进的电子系统中，使用锁相环产生高频率高质量的本振信号起着关键性的作用。

本文简述了锁相环基本原理，详述了各阶有源环路滤波器的设计方法，设计了不同阶锁相环，对常用各阶有源环路滤波器构成的锁相环设计具有现实指导意义。最后采用ADS软件对锁相环系统参考杂散进行仿真，结果表明，高阶锁相环能在更宽环路带宽下，产生低参考杂散的频率信号，在杂散指标要求高的频率合成器中有广阔的应用前景。

参考文献

[1] GARDNER F M.锁相环技术[M].北京：人民邮电出版社，2007.

[2] BANERJEE Dean. PLL performance， simulation and design [M]. 4th Edition. [S.l.]. [s.n.]， 2006.

[3] 胡骥，王宇光，文连国，等.高阶锁相环系统的设计与仿真[J].通信对抗，2009（2）：53?56.

[4] 邓茜，王玫，李加升.一种实用的5阶电荷泵锁相环性能分析与设计仿真[J].计算机工程与科学，2009，31（8）：144?146.

[5] 耿波，高玉良，管亮中.降低电荷泵锁相环频率合成器的杂散分析[J].空军雷达学院学报，2011，25（3）：196?198.

[6] 金玉琳，佘世刚，周毅，等.锁相环环路滤波器噪声特性分析与仿真[J].现代电子技术，2011，34（21）：193?195.

计算四阶有源环路滤波器传递函数：

[F（s）=-1+sR5（C3+C5）sR3C3（1+sR5C5）（1+sR1C1）（1+sR7C7）=-1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （4）

滤波器相位冗余：[?=tan-1γωcτ1（1+τ31+τ41）-tan-1（ωcτ1）-tan-1（ωcτ1τ31）-tan-1（ωcτ1τ31τ41）] （5）

图4 三阶与四阶环路滤波器

开环系统的相位裕度：

[φ（s）=180+tan-1（ωcτ2）-tan-1（ωcτ1）-tan-1（ωcτ31）-tan-1（ωcτ41）] （6）

式中：[A0=R3C3；τ1=R1C1，τ2=R5（C3+C5），τ3=R5C5，τ4=][R7C7；][ωc]为环路带宽；[τ31=τ3τ1，][τ41=τ4τ1。][γ]是优化因子[2]，一般取[τ31=2.5，][τ31=0.4，][γ=1。]

联立上面相关等式并结合相位条件，可以分别计算出时间常数。

将式（4）代入锁相环系统得开环增益为：

[G（s）=KdKoNsF（s）=-KdKoNs?1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （7）

使[G（s）s=jωc=1]可得：

[A0=kdkoNω2c?1+ω2cτ22（1+ω2cτ21）（1+ω2cτ23）（1+ω2cτ24）]

设计三阶环路滤波器时，上述各式中[τ4=τ41=0。]

根据计算所得时间常数[τ1，τ3，τ4]与[A0，]结合时间常数与环路滤波器中各阻容值的关系，可计算出电路中各元件具体值。

压控振荡器存在输入电容，为了减少输入电容对环路滤波器性能的影响，[C7]的值应该至少是VCO输入电容值的4倍，同时VCO输入电容也影响着[C5]的取值。通常情况下，若三阶有源滤波器相位裕度足够大，可在其后串联RC低通滤波器构成四阶形式，调节[R、][C]的取值，在系统稳定条件下以牺牲相位裕度来换取滤波器阶数的增加，提高滤波效果。

3 ADS杂散仿真

寄生杂散是锁相环性能的一个重要指标。采用PFD作鉴相器，理论状态下，系统锁定输出为0状态。然而，实际工作情况下，PFD会输出矫正脉冲，矫正脉冲周期性变化，正负脉冲交替出现。环路滤波器只能对矫正脉冲作有限抑制而非完全消除，故VCO的控制电压必然出现纹波，这些控制电压纹波调制VCO后会在载频两边出现寄生边带，形成参考杂散，这种杂散出现在距离锁相环输出中心频率频偏整数倍的鉴相频率处。

为了抑制参考杂散，通常选择环路带宽远远小于鉴相频率。然而，一阶环路滤波器在高频处增益为固定值，没有继续向下滚降，低的参考频率并没有带来预期中的效果[3]。滤波器每增加一阶，在高频处滚降斜率均叠加-20 dB/dec。二阶、三阶、四阶低通滤波器在高频处滚降斜率分别为-20 dB/dec，-40 dB/dec，-60 dB/dec，能更好的抑制带外杂散。

依据上述滤波器设计方法，结合相关工具，设计下列4个滤波器，依次命名为LPF1，LPF2，LPF3，LPF4，各元件参数见表1。LPF1与LPF2环路带宽为50 kHz，LPF2与LPF3环路带宽为100 kHz，相位裕度均在50°以上，满足系统稳定性条件。

根据鉴相器芯片PE3236和VCO数据手册，鉴相器增益[Kd=0.43] V/rad，VCO调谐灵敏度[Ko=5] MHz/V，设定鉴相频率为1 MHz，分频系数为320。图5中（a）～（d）依次为上述四种滤波器构成锁相环的ADS仿真结果，包含开、闭环系统增益的频率响应曲线、指定点（第1个红框，定为2 MHz处）杂散抑制的精确值（第2个红框）与相位裕度值（第3个红框）。

图5中相位裕度为53.592°、环路带宽为50 kHz的（a）型二阶锁相环，对2 MHz处杂散抑制是34.09 dB；相位裕度为54.230°、环路带宽为50 kHz的（b）型三阶锁相环，对2 MHz处杂散抑制是45.64 dB；相位裕度为55.602°、环路带宽为100 kHz的（c）型四阶锁相环，对2 MHz处杂散抑制是51.77 dB；相位裕度为50.218°、环路带宽为100 kHz的（d）型五阶锁相环，对2 MHz处杂散抑制是58.37 dB。分别对比（a）与（b）、（c）与（d），表明相同带宽时，高阶有源滤波器构成的锁相环对参考杂散抑制更好；对比（a）和（c），表明高阶有源滤波器构成的锁相环能在更宽环路带宽下，对参考杂散有更好的抑制效果。对比图5中各频率响应曲线5 MHz处增益的大小，结果表明，滤波器阶数越高，构成的锁相环阶数越高，在越高的频率处滚降速率越快，对高频率处杂散抑制越好。

4 结 论

在当今雷达系统和数字通信等先进的电子系统中，使用锁相环产生高频率高质量的本振信号起着关键性的作用。

本文简述了锁相环基本原理，详述了各阶有源环路滤波器的设计方法，设计了不同阶锁相环，对常用各阶有源环路滤波器构成的锁相环设计具有现实指导意义。最后采用ADS软件对锁相环系统参考杂散进行仿真，结果表明，高阶锁相环能在更宽环路带宽下，产生低参考杂散的频率信号，在杂散指标要求高的频率合成器中有广阔的应用前景。

参考文献

[1] GARDNER F M.锁相环技术[M].北京：人民邮电出版社，2007.

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[3] 胡骥，王宇光，文连国，等.高阶锁相环系统的设计与仿真[J].通信对抗，2009（2）：53?56.

[4] 邓茜，王玫，李加升.一种实用的5阶电荷泵锁相环性能分析与设计仿真[J].计算机工程与科学，2009，31（8）：144?146.

[5] 耿波，高玉良，管亮中.降低电荷泵锁相环频率合成器的杂散分析[J].空军雷达学院学报，2011，25（3）：196?198.

[6] 金玉琳，佘世刚，周毅，等.锁相环环路滤波器噪声特性分析与仿真[J].现代电子技术，2011，34（21）：193?195.

计算四阶有源环路滤波器传递函数：

[F（s）=-1+sR5（C3+C5）sR3C3（1+sR5C5）（1+sR1C1）（1+sR7C7）=-1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （4）

滤波器相位冗余：[?=tan-1γωcτ1（1+τ31+τ41）-tan-1（ωcτ1）-tan-1（ωcτ1τ31）-tan-1（ωcτ1τ31τ41）] （5）

图4 三阶与四阶环路滤波器

开环系统的相位裕度：

[φ（s）=180+tan-1（ωcτ2）-tan-1（ωcτ1）-tan-1（ωcτ31）-tan-1（ωcτ41）] （6）

式中：[A0=R3C3；τ1=R1C1，τ2=R5（C3+C5），τ3=R5C5，τ4=][R7C7；][ωc]为环路带宽；[τ31=τ3τ1，][τ41=τ4τ1。][γ]是优化因子[2]，一般取[τ31=2.5，][τ31=0.4，][γ=1。]

联立上面相关等式并结合相位条件，可以分别计算出时间常数。

将式（4）代入锁相环系统得开环增益为：

[G（s）=KdKoNsF（s）=-KdKoNs?1+sτ2sA0（1+sτ1）（1+sτ3）（1+sτ4）] （7）

使[G（s）s=jωc=1]可得：

[A0=kdkoNω2c?1+ω2cτ22（1+ω2cτ21）（1+ω2cτ23）（1+ω2cτ24）]

设计三阶环路滤波器时，上述各式中[τ4=τ41=0。]

根据计算所得时间常数[τ1，τ3，τ4]与[A0，]结合时间常数与环路滤波器中各阻容值的关系，可计算出电路中各元件具体值。

压控振荡器存在输入电容，为了减少输入电容对环路滤波器性能的影响，[C7]的值应该至少是VCO输入电容值的4倍，同时VCO输入电容也影响着[C5]的取值。通常情况下，若三阶有源滤波器相位裕度足够大，可在其后串联RC低通滤波器构成四阶形式，调节[R、][C]的取值，在系统稳定条件下以牺牲相位裕度来换取滤波器阶数的增加，提高滤波效果。

3 ADS杂散仿真

寄生杂散是锁相环性能的一个重要指标。采用PFD作鉴相器，理论状态下，系统锁定输出为0状态。然而，实际工作情况下，PFD会输出矫正脉冲，矫正脉冲周期性变化，正负脉冲交替出现。环路滤波器只能对矫正脉冲作有限抑制而非完全消除，故VCO的控制电压必然出现纹波，这些控制电压纹波调制VCO后会在载频两边出现寄生边带，形成参考杂散，这种杂散出现在距离锁相环输出中心频率频偏整数倍的鉴相频率处。

为了抑制参考杂散，通常选择环路带宽远远小于鉴相频率。然而，一阶环路滤波器在高频处增益为固定值，没有继续向下滚降，低的参考频率并没有带来预期中的效果[3]。滤波器每增加一阶，在高频处滚降斜率均叠加-20 dB/dec。二阶、三阶、四阶低通滤波器在高频处滚降斜率分别为-20 dB/dec，-40 dB/dec，-60 dB/dec，能更好的抑制带外杂散。

依据上述滤波器设计方法，结合相关工具，设计下列4个滤波器，依次命名为LPF1，LPF2，LPF3，LPF4，各元件参数见表1。LPF1与LPF2环路带宽为50 kHz，LPF2与LPF3环路带宽为100 kHz，相位裕度均在50°以上，满足系统稳定性条件。

根据鉴相器芯片PE3236和VCO数据手册，鉴相器增益[Kd=0.43] V/rad，VCO调谐灵敏度[Ko=5] MHz/V，设定鉴相频率为1 MHz，分频系数为320。图5中（a）～（d）依次为上述四种滤波器构成锁相环的ADS仿真结果，包含开、闭环系统增益的频率响应曲线、指定点（第1个红框，定为2 MHz处）杂散抑制的精确值（第2个红框）与相位裕度值（第3个红框）。

图5中相位裕度为53.592°、环路带宽为50 kHz的（a）型二阶锁相环，对2 MHz处杂散抑制是34.09 dB；相位裕度为54.230°、环路带宽为50 kHz的（b）型三阶锁相环，对2 MHz处杂散抑制是45.64 dB；相位裕度为55.602°、环路带宽为100 kHz的（c）型四阶锁相环，对2 MHz处杂散抑制是51.77 dB；相位裕度为50.218°、环路带宽为100 kHz的（d）型五阶锁相环，对2 MHz处杂散抑制是58.37 dB。分别对比（a）与（b）、（c）与（d），表明相同带宽时，高阶有源滤波器构成的锁相环对参考杂散抑制更好；对比（a）和（c），表明高阶有源滤波器构成的锁相环能在更宽环路带宽下，对参考杂散有更好的抑制效果。对比图5中各频率响应曲线5 MHz处增益的大小，结果表明，滤波器阶数越高，构成的锁相环阶数越高，在越高的频率处滚降速率越快，对高频率处杂散抑制越好。

4 结 论

在当今雷达系统和数字通信等先进的电子系统中，使用锁相环产生高频率高质量的本振信号起着关键性的作用。

本文简述了锁相环基本原理，详述了各阶有源环路滤波器的设计方法，设计了不同阶锁相环，对常用各阶有源环路滤波器构成的锁相环设计具有现实指导意义。最后采用ADS软件对锁相环系统参考杂散进行仿真，结果表明，高阶锁相环能在更宽环路带宽下，产生低参考杂散的频率信号，在杂散指标要求高的频率合成器中有广阔的应用前景。

参考文献

[1] GARDNER F M.锁相环技术[M].北京：人民邮电出版社，2007.

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[3] 胡骥，王宇光，文连国，等.高阶锁相环系统的设计与仿真[J].通信对抗，2009（2）：53?56.

[4] 邓茜，王玫，李加升.一种实用的5阶电荷泵锁相环性能分析与设计仿真[J].计算机工程与科学，2009，31（8）：144?146.

[5] 耿波，高玉良，管亮中.降低电荷泵锁相环频率合成器的杂散分析[J].空军雷达学院学报，2011，25（3）：196?198.

[6] 金玉琳，佘世刚，周毅，等.锁相环环路滤波器噪声特性分析与仿真[J].现代电子技术，2011，34（21）：193?195.