无线通信中的低功耗维特比译码器设计

朱坤顺,杨红官,樊晓华,乔树山

(1.湖南大学物理与微电子科学学院,长沙410082;2.中国科学院微电子研究所,北京100020)

无线通信中的低功耗维特比译码器设计

朱坤顺1,杨红官1,樊晓华2,乔树山2

(1.湖南大学物理与微电子科学学院,长沙410082;2.中国科学院微电子研究所,北京100020)

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18 μm CMOS逻辑工艺,在1.62 V,125℃操作环境下,该译码器数据最大速度为50 MHz,自动布局布线后的译码器芯片面积约为0.212 mm2,功耗约为23.9 mW。

维特比译码器;低功耗;加-比-选;路径度量存储;路径相消;幸存路径

1 概述

在无线通信中,数据的传输过程总会受到各种噪声和电磁的干扰,使得接收到的信息有一些错误的传输。为了保证较高的纠错能力,卷积码编码被广泛应用于数字通信发送器,如WiFi、GSM、CDMA等。相应的,在无线通信接收器中,维特比译码器成为了卷积码译码恢复与校正数据为原始数据的关键部分。

维特比译码是在1967年由Viterbi提出的一种最大似然译码算法[1]。它已成功应用于各种场合,如CDMA、GSM、卫星、深空通信、无线局域网、演讲识别、关键词识别、计算语言学和生物信息学等, IEEE 802.11协议标准是维特比译码器最典型的应用[2]。本文在低功耗的基础上,设计了(2,1,9)维特比译码器,提高了译码器的工作频率。

2 维特比译码算法与结构

维特比译码是一种最大似然卷积码译码。在维特比译码器中,卷积码编码的接收信号通常被噪声损坏,本文通过计算路径的对数似然函数,将可能的估计序列与接收到序列的汉明距离或欧氏距离度量进行比较,在树状图或网格图中选择一条最小路径的状态,从该状态中估计出输入最可能的序列编码。

本文设计选用(2,1,9)维特比译码,其纠错性能优异,在IEEE 802.11协议标准中得到广泛的使用。(2,1,9)维特比译码生成多项式选择为(753,561)8,图1为(2,1,3)维特比译码器的网格图[3],假设接收到的二位码元数据为(00,11,10,10,00),通过维特比译码后,输出一位二进制数据为(0,1,1,0,1)。具体过程如下,首先定义接收的起始状态为00,接着由起始点出发,每输入一个数据,计算每一个状态分支路径的度量值(圆圈内即该状态的度量值),分支路径的度量值即汉明距,图中实线表示输入数据为0,虚线表示输入数据为1,当到达最大约束长度,每个状态节点将开始重复出现这4种状态。

图1 (2,1,3)卷积码网格

一般的维特比译码器主要包括4个基本组成部分[4]:路径生成单元(Branch Metric Unit,BMU),加-比-选单元(Add-compare-select,ACS),路径存储单元(Path Metric Memory,PMM),以及幸存路径存储单元(Survivor Memory Unit,SMU)。

2.1 路径生成单元BMU设计

每当接收到一条新支路的一组2个量度值(硬判决时为2 bit),路径生成单元就对网格图中每一条不同的支路确定一个新的量度值[5]。对R=1/2码来说,每次将有2个不同的量度值。在软判决维特比译码时,支路量度值不但随支路不同而异,而且还与接收信号的量化值有关[6]。为了简化设计,本文采用硬判决设计。在设计过程中,(2,1,9)维特比译码器将产生28即256个状态,对应512个分支,为在满足速度的同时又达到低功耗的目的,本文采用256种状态4级流水64种状态串结合的方法,如图2所示,设计中的BMU单元由8个度量分支单元形成译码器的512个分支状态。

图2 4路ACS单元

2.2 加-比-选单元ACS设计

加-比-选单元是维特比译码的核心运算单元[7],它主要将支路量度与以前所存储的路径量度相加,然后对汇聚到同一节点外的支路进行路径量度比较,选择一条路径量度最小的路径保留,作为到达该状态的幸存路径,并且更新该状态的度量值,并输出最终的判决比特。

如图2所示,本文将维特比译码器的256个状态4级流水形成4个ACS单元[7-8],每个ACS单元包括加法器、比较器和路径度量存储单元。从图中可以看出,在路径度量mm0移位存储更新后,分别与2路分支路径bm0与bm4相加,通过比较器com0选择出较小的幸存路径,存入存储单元mm0,循环执行。最后,随着每输入一个数据,从mm0,mm1,mm2, mm3的路径度量值中选择最小路径译码输出。

在路径度量存储设计过程中,由于采用4级流水64种状态串并执行的方法,路径存储单元需要不断进行存储更新,因此根据0＜N≤7、N=8、N=9以及N≥10的不同情况对路径的存储更新单元进行分析,由维特比译码原理可知,当N≤9时,存储路径度量只对支路度量值执行加法运算,不进行比较[9],只有到N≥10,即256个状态出现蝶形分支时,才进行路径度量比较,因此,由图3可知,当0＜N≤7、N= 8、N=9以及N≥10时,每输入一个数据,分别需要64,128,256和512个寄存器对存储状态的路径度量值移位存储更新;这样的方法使得译码器在N≥10的情况下,对每一次输入的数据,节省大量路径存储寄存器,从而达到本设计中低功耗的目的[10]。

图3 路径度量存储分布

由于在存储路径度量更新值与分支度量相加的过程中,路径度量的状态与分支的状态并不对应,因此在输入第i个数据时,路径度量寄存器的值均需要移位更新,并通过t条门控制线控制状态(2t(1,2t),其中,1＜t≤32,使支路分支路径值与路径存储更新值对应相加。如图4所示。

图4 路径度量存储的更新

在第0个～第31个状态,先使mm0(i)的路径存储更新移位,然后使用前16条门控制线,控制路径路径更新值与路径分支bm0～bm1,bm2～bm3,…, bm30～bm31对应相加得到 mm0(i+1);而在第32个～第63个状态中,路径存储mm0(i)的存储值无需移位,使用后16条门控制线,控制路径度量存储值与bm32～bm33,…,bm34～bm35,bm62～bm63对应相加得到mm1(i+1)。

2.3 幸存路径存储单元SMU的设计

在幸存路径存储单元中,可使用回溯译码、寄存器交换和路径相消3种方法,回溯追踪方法(TB)是比较好的方法,尤其应用维特比译码[11]。为了达到高速功能,回溯追踪方法的缓存器采用后进先出(LIFO)和多任务读取功能,这个多任务的结果是建立在复杂的控制逻辑上的。而寄存器交换方法实现方法简单,但因为要求很大的功耗及面积与本文的目的不符,所以不使用于本文方案中。路径相消法,即每更新一次状态则与下一个状态相比较,并且将较小路径的状态路径完全删除,最后只幸存一个最小路径状态。本文要讨论的维特比译码器选用路径相消法,只要检查到最小路径的状态即马上进行译码输出,提升译码速率,减小译码延迟。

由本文设计中的结构可以看出,由幸存路径的状态转换得到最后的译码数据。最终比较后幸存留下的数据包括2个值,一个为幸存路径度量值,另一个为幸存路径度量值的状态地址,该状态地址即包含译码信息。

硬件电路的实现过程如图5所示,由路径存储更新得到的4路数据mm0,mm1,mm2,mm3后,通过3个并行比较器得到串行64个状态的相对较小路径值,而后再对64个状态的相对较小路径值进行队列存储[12],并且在接下来输入数据的首个状态开始进行逐个比较,最后输出幸存的最小路径,记录状态地址,得到寄存器内数据的最低位即译码的输出数据。

图5 幸存路径存储单元

3 性能分析与比较

本文采用Verilog硬件描述语言对各模块进行RTL级描述,使用由顶而下的设计方法,在modelsim仿真平台得到实现,采用TSMC 0.18逻辑工艺,使用DC compiler对RTL级代码进行逻辑综合,生成的网表使用formality进行功能验证通过,然后利用encounter自动布局布线设计版图,如图6所示,最终得到芯片面积为0.212 mm2,功耗约为23.9 mW。设计时序通过Primetime静态时序检验,设计版图已通过Calibre工具的LVS、DRC等验证。

图6 维特比译码器设计版图

如表1所示,K值代表维特比译码器的约束长度,由于本维特比译码器采用串并结合的设计方法,使得数据的译码速度稍有降低,但本文使用改进的ACS结构,使得译码器在约束长度K=9的情况下,在功耗上比已有的文献有了很大的改善。

表1 维特比译码器结构比较

4 结束语

本文设计了一种应用于无线通信中的(2,1,9)低功耗维特比译码器,使用四级流水64个状态串并结合的方法,采用优化的加-比-选单元模块,简化了ACS单元整体设计的复杂度,有效地减少了电路的功耗和芯片的面积。幸存路径单元采用路径相消的方法,使得译码器在50 MHz的工作条件下,时间延迟仅有64个时钟周期,降低了译码数据的输出延迟。设计结果表明,实现的译码器稳定工作后,在每输入一个码元就能有一个正确译码输出的条件下,电路能以更少的功耗达到较快的数据吞吐率,具有良好的应用前景。

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编辑 任吉慧

Design of Low Power Viterbi Decoder for Wireless Communication

ZHU Kun-shun1,YANG Hong-guan1,FAN Xiao-hua2,QIAO Shu-shan2
(1.Academy of Physics and Microelectronics Sciences,Hunan University,Changsha 410082,China;
2.Institute of Microelectronics of Chinese Academy of Sciences,Beijing 100020,China)

Toward the complicated structure of low power implementation of the Viterbi decoder in wireless communication,a low power(2,1,9)Viterbi decoder with the structure of series and parallel combination in four-level pipeline is proposed in the paper.To increase working rate,with the consideration of the implementation hardware complexity,a modified Add-compare-select(ACS)unit is used to satisfy its low power decoding requirment.In order to increase the efficiency of decoding and decrease the latency of decoder,a method of path mutual eliminating is employed in the design.Implemented by TSMC 0.18 μm standard CMOS technology under 1.62 V and 125℃,and analysed with placement and route,the chip’s highest speed is about 50 MHz,the area is 0.212 mm2,and the power comsumption is 23.9 mW.

Viterbi decoder;low power;Add-compare-select(ACS);path metric memory;path mutual eliminating; survivor path

1000-3428(2014)10-0114-04

A

TH166

10.3969/j.issn.1000-3428.2014.10.022

湖南省科技计划基金资助项目(2012GK3151)。

朱坤顺(1989-),女,硕士研究生,主研方向:数字集成电路设计;杨红官,副教授、博士;樊晓华,研究员、博士;乔树山,副研究员。

2013-10-08

2013-12-03E-mail:zhukunshun_2014@163.com

中文引用格式:朱坤顺,杨红官,樊晓华,等.无线通信中的低功耗维特比译码器设计[J].计算机工程,2014, 40(10):114-117.

英文引用格式:Zhun Kunshun,Yang Hongguan,Fan Xiaohua,et al.Design of Low Power Viterbi Decoder for Wireless Communication[J].Computer Engineering,2014,40(10):114-117.