一种带串行接口微功耗A/D 转换器的逻辑控制策略

沈 策，文 旭，胡 鑫

(1.重庆市电力公司，重庆 410014;2.输配电装备及系统安全与新技术国家重点实验室(重庆大学)，重庆 400030;3.四川省电力公司，四川 成都 610041)

随着电能质量监测仪朝着网络化、小型化方向发展，对它的功耗限制也就提出了更高要求［1］。众所周知，A/D 转换是电能质量监测仪的核心器件，其功耗、体积已直接成为影响监测仪能否实现小型化、低功耗的重要因素。常见带并行接口的A/D 转换器件，虽然具有逻辑控制较为简单、设计比较方便的优点;但因该类A/D 芯片管脚较多、体积较大，尤其是其功耗较高，因此在低功耗、小型化设计中受到了较大的局限。为此，提出了一种使用带串行接口的微功耗A/D 的并行多通道采集方案，并着重给出了基于FPGA 来设计带串口的微功耗A/D 转换的复杂控制逻辑的实现途径，以满足远程电能质量监测仪低功耗、小型化设计的要求。

1 电能质量监测仪的结构

为了监测谐波、功率因素、闪变、相位等各项电能质量指标，监测仪需要测量三相电流、电压等参数，然后再根据这些参数来作进一步的综合分析，以得出各项电能质量指标［2，3］。同时考虑到远程监测的需要，设计的基于GPRS 电能质量监测结构如图1所示。

由图1 可知，该监测仪主要由六路并行的A/D采集通道、FPGA 控制模块、嵌入式微处理器，GPRS无线通信模块组成。为扩展数据采集端存储容量，嵌入式微处理器还连接有电子硬盘。六路模拟信号(三相电流、三相电压)分别经过各自的信号调理电路调理后，再进入六路独立的带串行接口的A/D 进行同步采集;而复杂的采集时序逻辑控制，则主要由FPGA 来完成;嵌入式微处理器除了控制整个采集及A/D 数据的预处理外，还将通过控制GPRS 模块，将所获得的电能质量参数，经GPRS 网络传给监控中心，从而完成最终的电能质量综合分析。

根据系统指标，选带串口的微功耗A/D 转换芯片为ADS8321［4］，该芯片有以下优点:A/D 转换精度高(16 位)，体积较小，采样率为10 Ksps 时功耗低于1 mW，非常适合小型化、低功耗监测仪器的设计要求。为进一步降低系统整体功耗，其控制逻辑采用ALTERA 公司的支持低功耗工作模式的FPGA来完成。

图1 基于GPRS 电能质量监测仪结构

图2 ADS8321 的转换时序逻辑图

2 微功耗A/D 控制逻辑设计

2.1 ADS8321 的工作时序

2.2 FPGA 逻辑控制设计实现

根据图2 中ADS8321 的A/D 转换时序逻辑图，对应的FPGA 控制逻辑可分为译码控制模块、FSM控制模块、FIFO(first in first out)模块、时钟模块共4个(在FPGA 中还有许多实现其他功能的模块，因不在这个论述范围，故在此不做介绍)，如图3 所示。

图3 FPGA 控制逻辑图

因该监测仪有6 个数据采集通道，就对应有6个FSM 控制模块，而各FSM 控制模块原理类同，故现只取其中一个A/D 转换通道的控制逻辑进行描述。

图4 控制逻辑仿真波形图

图5 时序放大图(1.356 ms 处)

图3 译码控制模块中:由译码基地址CS0_和译码地址SA［4:0］根据RD_和WE_的微处理器的读写信号，产生设置输入数据通道和量程选择信号CH_W 和启动A/D 转换信号RUN_R、读A/D 转换状态信号STATE_R 以及ADCK 为AD 转换周期、CS/SHDN 为AD 片选信号;另外，RADH 读数据高8位;RADL 为读数据低8 位;GO 为FSM 转换控制字。在FSM 控制模块中，Dout 接AD 芯片输出的串行数据;FCLOCK 由时钟模块产生的FSM 的转换时钟;DCLOCK 为AD 转换的同步时钟，由其决定转换AD 的转换速率;Q1_FULL 为数据转换后的低8 位结束信号，Q2_FULL 为高8 位转换结束信号，这两个信号在时钟模块中进一步产生写FIFO 的时钟WFIFOCLK。AD_END_FLG 为AD 转换结束标志位，以用于AD 转换状态的判断。在时钟模块中，N［7:0］为对时钟模块设置的分频初值以控制FCLOCK 的产生频率。在FIFO 模块中，WE_FIFO和RD_FIFO 的读写FIFO 信号根据FIFO_FULL、FIFO_EMPT 及HF 为FIFO 的存储状态标志位对FIFO 中的数据作读写操作。另外:在各模块中RESET 为复位信号;CLK 为全局时钟。

通过上述各个信号的逻辑控制，由总线译码控制模块对1～6 号输入通道按时序循环选通，AD 转换后的串行数据由Dout 端进入FPGA 中的逻辑控制模块中;16 位串行数据在FSM 中就转化为并行数据DADA_OUT［7:0］(及16 位数据分高低两次)存储到FIFO 中，由微处理器根据FIFO 的状态标志位将FIFO 的数据读出到FIFO_OUT［7:0］上，再由总线译码模块将数据传至微处理器的双向数据总线SD［7:0］上。从而在微处理器中完成数据的运算。

3 FPGA 的控制逻辑仿真

根据上面所描述的数据控制流程，采用EDA 工具［5］设计的仿真时序如图4 所示，图中重点给出了数据经过FSM 后进入FIFO 中和FIFO 中数据读出到嵌入式微处理器数据总线SD［7:0］的波形图。译码地址为00111 时为设置时钟模块的分频初值;译码地址为00001 时是采集A/D 转换后的数据进入FIFO 中(图中设采集的前8 个二进制数依次为11111111、11110100、00000011、11000000、00001111、11110100、11111000)。当FIFO 中的半满标志位为高时(为了仿真方便，设置的FIFO 深度为16，故数据存储深度为8 时产生半满，实际电路中FIFO 深度改变其参数为2K 即可)，译码地址为00100 时，且读RD_信号有效时，对应读取FIFO 中的数据到数据总线上SD［7:0］。从图5 的逻辑放大图中显示了数据总线SD［7:0］上依次读出数据时的波形:输出的数据依次为255、244、3、255、192、15、255、248 (对应 二进 制数 分 别 为11111111、11110100、00000011、11000000、00001111、11110100、11111000)共计8 个数据。输出完8 个数据时，半满标志位HF 从1 变为0，从而FIFO 中的数据自动不再允许读出。以防止FIFO 中的数据读空。由图4 知CS_、ADCK、WFIFOCLK 等信号时序均正确。根据电能质量监测系统的采样要求，采样频率设定为10K。以上数据的正确读出验证了相关控制信号时序设计的正确性，也验证了整个设计方案的合理性。

4 结语

为满足远程电能质量监测系统便携式监测终端的低功耗、小型化的需要，在一片FPGA 上完成了多通道带串行接口的微功耗A/D 的逻辑控制。设计中采用了FSM、FIFO 等设计模块来完成其逻辑控制的设计，经验证其控制逻辑能有效对采集的数据进行读写，实际应用中也达到了降低系统整体功耗的设计要求。采用FPGA 的硬件描述语言的设计方案，使得电路的设计更加灵活、高效，也降低了电路制作PCB 板的面积开销，也使得电路的集成度更高，系统更加稳定、可靠;由于FPGA 具有可远程更新的能力，它能够满足了现代仪器网络化中对终端系统进行在线升级的要求。此A/D 转换逻辑控制的方案不仅适用于前面所描述电能质量监测系统中，在其他对低功耗、小型化要求较高的便携式仪器的嵌入式系统的设计中也有较大的应用价值。

［1］HongLi Zhou.GPRS Based Power Quality Monitoring System［C］.Networking，Sensing and Control，2005 Proceedings.19－22 March 2005，Chalmers University of Technology.USA.

［2］刘芯宇.基于GPRS 的电费抄收催一体化技术在电力系统中的应用［J］.四川电力技术，2012，35(3):58－61.

［3］IEEE Standard 1159.IEEE Recommended Praterice for Monitoring Power Quality［S］.

［4］16_Bit，High Speed，Micro Power Sampling Analog－ to－Dlgital Converter ［OL］.http://html.alldatasheetcn.com/html－pdf/56565/BURR－BROWN/ADS7835/501/1/ADS7835.html，2011－10－11.

［5］Bhasker，J.Verilog HDL Synthesis:A Proctical Primer［M］.Star Galaxy Publishing，PA，1998.