胡东轩,史伟民,鲁文其,刘 虎,王 玮
(浙江理工大学机械与自动控制学院,浙江杭州310018)
交流伺服系统以其高精度、高性能而广泛应用于各种场合[1],对于id=0的矢量控制方式,电流反馈、位置反馈以及速度反馈的精度在很大程度上影响了整个伺服系统的性能和精度[2-9]。国内比较通用的方案是直接将电流检测模拟信号传送到DSP中,虽然DSP自身带有 A/D转换环节,但是其精度一般较低,如TMS320F2812的A/D转换通道精度只有12位,在实际的使用过程中,A/D的转换结果误差较大,如果直接将此转换结果用于控制回路,必然会降低控制精度。由文献[10]中检测得到的数据可以看到:在未加软件补偿算法情况下,实测2812的ADC通道分辨率只有5位,误差在5%左右,远不能满足高精度要求,在添加了复杂的补偿算法之后,虽然2812的A/D转换精度有所提高,但是增加了算法的复杂性。由此可见,采用直接将电流模拟信号送入DSP让其转化的方案在要求伺服系统高性能的场合不可取。
目前高性能伺服系统多采用“DSP+CPLD”的结构,DSP负责复杂的控制算法,CPLD负责电流采样、位置速度采样、I/O扩展等。并将采集的数据暂时存于CPLD,等到DSP需要某个数据时,通过读取CPLD寄存器或者CPLD内部的RAM得到需要的数据。
本研究设计伺服系统高精度电流采样硬件电路,利用16位高精度A/D转换芯片AD7655,基于CPLD,并采用VHDL语言控制AD7655来完成电流采样检测,最后在DSP中显示。
高精度伺服系统电流采样方案设计如图1所示。
由图1可以看到,永磁同步电机的A相和B相定子电流IA和IB经过采样电阻,得到相对应的差分电压信号UI-U和VI-V,这两个差分信号经过光耦隔离放大电路后输出两个放大的差分信号Uout+-Uout-和Vout+-Vout-,两者再经过调理电路均变成0~5 V范围之内的电压信号,分别输入到AD7655的两个模拟输入通道INB2和INB1,由CPLD控制完成采样过程。
图1 系统总体方案
下面进行具体电流采样电路和调理电路的设计。
电流采样电路需要检测永磁同步电机定子的两相电流,定子相电流采样电路如图2所示。经过R1与C1组成的滤波电路输入到光耦的差分电压输入端Vout+和Vout-,经过光耦HCPL-7840的隔离放大作用可得:
假设电机的U相电流为IA,则IA=(UI-U)/R2,Vout+和Vout-经过调理电路输出/输入到AD7655模拟信号输入端,电流采样调理电路如图3所示。
图2 伺服系统电流采样电路
图3 电流采样调理电路
由图3中电路及模拟放大器“虚短”、“虚断”的概念,可以得出输入电压与输出电压幅值的关系为:
通过R6与C6组成的低通滤波电路滤波后输入AD7655,电压范围为0~5 V。
由式(1,2)可得:
AD7655是ADI公司生产的具有16位精度的A/D转换芯片,可以选择转换后的数据输出方式为并行方式或者串行方式,本研究选择串行输出方式。
芯片启动转换如图4所示。
图4 芯片启动转换时的时序
在CNVST的下降沿BUSY在32 ns左右由低电平变成高电平,表明器件进入转换状态。
AD7655芯片转换完成读数据过程如图5所示。
图5 AD7655转换完成串行从模式时序
由图5可以看到,BUSY的下降沿显示AD7655转换完成,此时可以选通芯片读数据,且数据输出具有一定的延时。
一次完整的转换需要转换INA1、INB1、INA2、INB2共4个通道,INA1和INB1属于1通道,INA2和INB2属于2通道。选择先转换1通道或者2通道取决于A0的电平状态,数据转换完成之后,在1或2通道中,选择先读A通道还是B取决于的电平状态(图5中所示为先读A通道后读B通道的方式,即),本研究选择先读B通道后读A通道的方式,即
基于CPLD,本研究设计了采用VHDL语言控制AD7655电流采样的程序。
本研究中用到AD7655的INB2和INB1两个转换通道,因此需要在一定的时刻变换1,2转换通道。笔者选择在上次通道转换完成后开始读数据时变换通道。
CPLD控制过程流程图如图6所示。
图6 CPLD控制转换程序流程图
部分设计程序如下。
实体定义:
结构体定义:
启动转换:
检测转换是否完成(检测BUSY的下降沿):
转换完成之后利用SCLK时钟上升沿读数据:
状态切换:
本研究采用的CPLD为Lattice公司的LCMXO1200。利用Lattice最新推出的软件Lattice Diamond,笔者进行了CPLD控制下AD7655电流采样控制仿真。
仿真时序图如图7、图8所示。
CLK为CPLD系统时钟,SCLK为读转化数据的同步时钟,两者频率均为3.75 MHz,一个完整的转换周期中各信号的波形如图7所示。
图7 一个采样周期电流采样仿真波形
图8 INB2,INA2通道采样时各信号仿真波形
通道1转换中和转换后各个信号的变化过程如图8所示,由图8可以看出:在CNVST的下降沿BUSY信号立即由低电平跳变为高电平,该过程小于32 ns,再经过0.875 μs,BUSY跳变成低电平,表明芯片转化完成,ADCS和RD在下个时钟上升沿有效,经过数据延时进入读状态读取转换完成的数据。data是为观察数据所设的寄存器。
实验中采用的CPLD系统时钟CLK与AD7655同步采样时钟SCLK频率均为3.75 MHz,各信号的波形如图9~12所示。
由图9可以看到在CNVST下降沿的时候,BUSY立即上升,表明AD7655进入转换过程,在BUSY的下降沿表明转换完成。
如图10所示,A0为AD7655的1,2通道转换信号。A0=1时,转化2通道;A0=0时,转换1通道。
INB2输入5.03 V时的各信号波形如图11所示,由图11可以看到:在BUSY的下降沿,芯片转换完成,在下个CLK时钟上升沿ADCS和RD同时选通,再经过一个CLK周期的数据延迟之后,每次在外部同步采样时钟SCLK的上升沿读数据,经过32个SCLK脉冲读完2通道(INB2,INA2)数据,此时只需要读INB2通道,因此只需要16个SCLK脉冲。
A0=0时(即1通道转换)且INB1输入2.5 V时的各信号波形如图12所示。
按照上面的操作流程测出多组输入值与转换值如表1所示。
图9 一个采样周期中完整实验波形
图10 一个采样周期中A0变化实验波形
图11 INB2输入5.03 V的实验波形
图12 INB1输入2.5 V时的实验波形
表1 INB2,INB1输入电压与二进制转化结果
表1中转换后的二进制值为16位A/D转换值,由每次在同步采样时钟SCLK上升沿读SDO口电平状态所得,高电平为“1”,低电平为“0”。将“1111111111111111”代表5 V,据此,可得转换公式:
式中:Ucon—A/D转换后的电压,X—16位二进制转换值的十进制表示。
实际转化出的结果换算及误差如表2所示。
表2 AD7655转换结果换算及误差计算
由表2可以看到,INB2输入2.51 V时的A/D转换误差为0.80%,输入3.01 V时误差为0.66%,有多组转化数据误差均为0。考虑到实际检测输入电压时不可避免的误差,以及其他一些干扰信号,模拟输入的电压信号经过AD7655转换后的转换值较原来模拟信号误差小于0.7%,与DSP的ADC通道直接转换产生的5%的误差相比,前者精度提高明显,能满足交流伺服高精度电流采样的要求。
DSP采用 TI公司的 TMS320F2812,CPLD作为DSP的外扩器件。扩展在 DSP外部接口的0区。CPLD将AD7655的串行电流数据信号进行串并转换后分别存储在 CPLD内部寄存器 INB2,INA2,INB1,INA1中,对应寄存器的地址分别为0x2001,0x2002,0x2003,0x2004。DSP 每隔20 μs读一次 CPLD,并显示出数据波形。INB2输入0.1 Hz正弦波形如图13所示,最大值为4.5 V,最小值为0.5 V的正弦波形经过转化和读取之后在DSP中的显示。
图13 INB2通道采样0.1 Hz正弦波形
本研究设计了高性能伺服系统电流采样的硬件电路,在此基础上采用VHDL语言设计了软件程序,并进行了仿真,最后进行了电流采样实验。由输入与转换输出数据误差的分析可知:采用该方案,采样误差基本低于0.7%,由此可知该设计的精度能满足高精度电流采样需求,电流采样作为高性能伺服重要反馈环节,其精度的提高对于整个伺服系统性能和精度的提高具有重要的作用。
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