100G DWDM，深度优化OSNR的技术

| 郭中华

即使采用ASIC技术，也需要65nm甚至40nm工艺的ASIC才能实现其高运算量和低功耗目标，所以芯片技术成为软判决从纸上谈兵走向商用系统的关键。

2009年以来40G DWDM已开始在中国规模部署，随着宽带中国、宽带提速等战略的实施，发达省份的骨干传输带宽资源在这快速发展的3年中已几乎消耗殆尽，部分运营商在第二平面建设方案是基于40G技术还是100G DWDM技术而举棋不定。2011年欧美运营商在云计算、IDC互联、移动互联网等业务的驱动下规模部署100G技术，毫无疑问为100G的商用产生了多米诺骨牌效应。2012年伊始，国内三大运营商分别启动详细的实验室和现网测试，业界也逐步将注意力从为什么建设100G转移到如何建设100G。OSNR，DWDM系统最典型也最复杂的指标，也继PDM-DPSK码型归于统一之后成为新的热点。与40G各种类型来区分应用场景不同，统一码型和统一调制方式的100G DWDM留给厂商进行各自优化的空间并不大，只有接收侧的AD高速数模转换、DSP的软件算法以及FEC编解码深度。与工程设计相关的显性指标，就体现在背靠背OSNR（BOL和EOL）、OSNR和系统代价、FEC纠错能力、色度色散和偏振模色散补偿值上。

B2B OSNR 的优化

工程实践往往和实验室测试有较大差距。在建议的1dBm的发送功率下，第一代100G系统的B2B仿真数据维持15～16dB。在7%线路开销的112Gbit/s PDM-QPSK相干系统中，在误码率为2E～3这个阈值下，B2B OSNR性能的离线数据最佳结果为14.78dB。也有厂商离线测试结果在15～16dB。由于仿真系统一般采用计算机阵列的离线处理，一般认为商用系统上性能会比仿真结果大1.5dB。原因在于离线处理为获取最佳的B2B OSNR性能而忽略考虑算法本身的复杂度，但是在线DWDM处理系统必须考虑算法复杂度限制，性能必然有所劣化。基于以上仿真结果，即使退而使用15～16dB的指标，其与40G系统的背靠背门限分别为13dB或14.5dB不小的差距。

实际上PDM-DPSK和相干接收的基本原理在诞生之初就提供了优化方案，即本地偏振光源性能“净化度”的提升。相干接收侧使用一个高稳定度的本地振荡激光器，经过偏振分束后与远端输入光信号进行90度混频，90度混频器输出一个偏振态的两路信号。混频器输出光信号经平衡接收光电二极管转换为模拟电信号，经高速模数转换器（ADC）采样量化后转换为数字信号。基于以上原理，源自本振光源的信噪比要远优于输入光信号的信噪比，我们能够改变本地光源的“纯度”，就可提升接收端光信噪比约2dB的改善。同理，通过这样的方法，就可以将B2B的OSNR从15～16dB降低到13～13.5dB。这个优化的数据基本上可达到牺牲20%带宽效率的SD-FEC的方案指标。阿尔卡特朗讯在2011年第4季度发布了基于商用系统的增强OTU解决方案。并在不开启SD-FEC的情况下，在2012年第1季度某国家级测试中已优于以上关键指标。

Q余量与Rm侧系统OSNR的优化

40G DWDM国标中定义的MPI-Rm 参考点接收OSNR与背靠背OSNR 容限（EOL）值之间的差值要求为4.5～5dB，OSNR裕度的多少将直接决定系统的OSNR门限。

相对40G标准，基于偏振复用相干检测的100G技术天生对DGD和色度色散不敏感，因此可将Q裕量从40G系统中的3～3.5dB下降到2～2.5dB。Q裕量的变化实际上就是系统侧的OSNR裕量，就可以降低1dB, 达到4～4.5dB。目前这个裕量的优化已广泛地被欧洲和北美运营商所接受。通过这个方案优化和适度的裕量放松，在不采用额外增加带宽开销的情况（例如SDFEC）下，100G系统的ONSR门限就可达到18.5dB, 完全与现有的40G系统在跨站设置上相同，甚至优于某些特殊码型的40G 系统。

FEC和SD-FEC的优化技术

前向纠错FEC技术是通过优化线路信号来优化OSNR性能的一种有效途径。其本质是通过牺牲有效带宽，以编码冗余度（如20%）以及对应的信号处理芯片的复杂度来换取更大的净增益。业界在密切关注100G超长传输距离和SD-FEC软判决的关系。

OIF建议软判决FEC开销比小于20%，低于20%开销比时净增益随着冗余度增加而增大，而超过后受错误平层影响而增益反而下降。在7%开销时，软判决复杂度远超过硬判决，但复杂度换取的的增益却十分有限，所以并不建议使用软判决。因此，可以直观地判断并不是软判决出现之后，硬判决将退出历史舞台，软硬结合才是可行的方案。

在软判决具体的码型方案中，无论是LDPC 码还是TPC方案，均需要OTU上完成大量的硬件计算来支撑性能。为捕捉信号远离介于0和1之外的信号而做出正确的判决，译码器的比特吞吐量也是硬判决的好几倍，对应系统的算法复杂性大为增加。更重要的是，由于启用软判决后线路速度从7%开销的112Gbit/s 速度上升到基于20%开销冗余的128Gbit/s后，由于速率的提高必然带来谱宽的变化，对后级ADC器件的采样率要求从56GHz提升到65GHz， DSP的计算能力也要从千万门电路往数千万门级大跃进，系统关键芯片的搭建也将从基于100G转变为超100G甚至400G而设计。

基于128Gbit/s相干接收系统中，实验室仿真结果B2B OSNR在同样误码率门限情况下为14.5 dB。OFC 2010年报道的国外某首个128Gbit/s速率PM-QPSK相干接收在线处理原型机的真实测试结果却让20%冗余度的SD-FEC技术蒙上阴影。其在2E-3误码率下的B2B OSNR门限居然裂化到17dB。究其原因，除了仿真系统和在线系统复杂度的差异之外，另一个重要的因素是在线实时芯片处理能力。这个案例也从侧面证明了FPGA拼接而成而不是基于单ASIC芯片，无法真正完成SD-FEC功能。业界认为，即使采用ASCI技术也需要65nm甚至40nm工艺的ASIC才能实现其高运算量和低功耗目标，所以芯片技术成为软判决从纸上谈兵走向商用系统的关键。

2012年第一季度，at&t实验室发布了其业界首个40nm的技术的MSA收发器的系统测试结果，也是业界首个运营商测试的SD-FEC系统。其有4个8位、每秒65G采样率ADC转换通道的DSP引擎，在具体的码型算法上，试验系统的SD-FEC采用的是基于Turbo乘积码（TPC），相应的净编码增益11.1分贝。虽然at&t这个实验室测试系统受成40nm ASIC熟套片数量的限制，只开通了SD-FEC的波，远低于国内40个波长的测试要求；系统的发射光功率也大于国内标准的1～2dB(这会改善ONSR性能)，但它毕竟为高性能芯片将SD-FEC带入实践商用做出了积极的尝试。