X波段跳频微波接收机的设计＊

张 龙

（中国空空导弹研究院 洛阳 471009）

1 引言

2 系统主要指标要求

本文要实现一个X波段跳频微波接收机，其主要技术指标要求如下：

1）跳频带宽：100MHz；2）噪声系数：≤6dB；3）接收增益：≥40dB；4）输入 P1dB：≥－30dBm；5）镜频抑制：≥15dB；6）杂散抑制：≥－60dBc；7）谐波抑制：≥－40dBc；8）跳频时间：≤20us。

由指标可以看出，接收机有两个主要组成部分：接收链路和本振跳频链路。接收链路主要考虑噪声、增益、1dB压缩点等指标，通过对指标进行合理分配实现接收功能。对于本振链路，相位噪声和杂散是本系统的两个关键指标项，本方案以100MHz晶振为基准，采用X波段点频源＋L波段跳频源上变频的方式产生。其中X波段点源直接采用PLL合成的方式，PLL相当于一个窄带跟踪滤波器，具有良好的频率稳定度及相位噪声特性，结构简单、便于集成。L波段跳频源采用DDS直接激励PLL的方案，避免了PLL内嵌DDS方案中由于频谱搬移产生大量的杂散谐波。接收机方案原理如图1所示。

图1 X波段跳频接收机原理框图

3 系统指标论证与仿真

3.1 接收链路计算

接收链路方案指标分配如表1所示。从表中相关参数可以得出：

表1 接收链路指标分配

1）接收增益（dB）

2）噪声系数（dB）

在秧苗现青至3叶1心期间不灌水，保持田间湿润，以利于扎根。3叶期后干湿交替，促进秧苗分蘖早生快发。当分蘖达到预定苗数时及时排水晒田，控制无效分蘖，促进根系深扎。后期管水要干湿交替，切勿断水过早，导致早衰倒伏。

3）线性上限（dBm）

4）镜频抑制（dB）

为降低镜频噪声对系统的影响，选择镜频抑制混频器HMC521，其镜频抑制度高于20dB。满足系统≥15dB的要求。

从计算结果看接收链路主要性能指标满足工程要求。

3.2 本振低相噪设计

在超外差接收机中，本振相位噪声会由于混频器的频谱搬移转移到中频，导致接收机中频输出噪底抬高，灵敏度降低，所以对本振源必须进行低相噪设计［1～2］。本方案采用X波段点频源与L波段跳频源上变频的方式实现本振跳频功能，根据混频时相位噪声相加原理，X波段点源及L波段跳频源均须进行低相噪设计。

典型锁相环电路包括鉴相器（PD）、N分频器、环路滤波器（LPF）、压控振荡器（VCO）和参考输入等部分组成，它们是影响环路噪声性能的主要因素。根据锁相环理论，在小信号锁定状态下可将其视为线性系统。由噪声传递函数和环路传递函数可知，在环路带宽以内，相位噪声主要由晶振、鉴相器和分频器引入、而在环路带宽外，相噪主要由VCO决定。为降低相噪我们采取了以下措施［6～7］：

1）采用高稳定、低相噪晶体振荡器作为参考振荡源。

2）选用低相噪鉴相器、提高鉴相频率。

3）合理设计环路带宽，兼顾相噪和跳频时间。

根据锁相环相噪经验公式，对该方案相位噪声进行估算：

带内理论相噪值＝鉴相器归一化噪声基底＋20logN＋10log△f （1）

对于X波段点频源，选择100MHz低相噪晶振作为参考信号，同时鉴相频率选择为100MHz，PD选用模拟鉴相器HMC440，其特点是工作频率高，噪声基底非常低（SSB相噪基底－233dBc／Hz），并集成5bit数控程序分频器，是低相位噪声锁相频率合成器的关键部件。对于L波段跳频源，采用DDS直接激励PLL方式，锁相芯片选择AD公司的ADF4106，该产品归一化相噪基底为－219dBc／Hz。

根据混频时相位噪声相加原理，考虑放大器的相噪恶化（按3dB估算），X波段点频和L波段跳频源均进行了低相噪设计，保证了混频放大后相噪满足系统要求。

3.3 本振低杂散设计［6］

本方案接收机杂散信号主要来源于本振，本振杂散在接收机下变频中因为自混频产生假信号，必须对本振进行低杂散设计［1～2］。锁相环杂散主要有两种，一种是外部串扰对VCO的调制，另一种是鉴相频率的泄漏，对于外部串扰需要找到干扰源，切断干扰回路。而对于鉴相泄漏一般是通过合理设计环路带宽，利用环路的低通滤波特性来抑制鉴相泄漏，必要时可在环路滤波器之后再加一级低通辅助滤波的方法加以抑制，为了不影响环路滤波的参数，辅助滤波的带宽一般应取环路带宽的十倍以上。另外鉴相频率不能取的太低，避免其落入环路带宽内。对于本方案L波段跳频环环路带宽设计为500kHz，远远小于DDS输出的鉴相频率，由于环路的低通滤波特性可以将鉴相频率抑制到80dBc以下，同样的X波段点源的环路带宽设计为1MHz，也远低于100MHz的鉴相频率，可以较好的抑制鉴相泄漏。

DDS的杂散很多［7～9，12］，主要由于幅度量化误差和相位截断误差产生，大小一般在－75dBc～－80dBc之间。当用DDS驱动PLL时，因为PLL相当于一个窄带高Q值的跟踪滤波器，在环路带宽以外，DDS的杂散大部分都会被抑制。

L波段跳频源和X波段点频源上变频产生的组合杂散采用腔体滤波器滤除，腔体滤波器具有插损小、Q值高、带外抑制好的特点，适用微波频段应用，实际定制加工的滤波器阻带抑制达65dB。图2给出了信号和杂散经过混频、滤波、放大后的功率估算。从图中可以看出，输出信号对混频组合分量的泄漏抑制达74dBc，满足指标60dBc的要求。

图2 本振源对混频组合杂散分量的抑制

另外，在本方案中多个器件需要共用电源，为避免信号同过电源线相互串扰，在电源处理上增加去耦电路，低频大容量电容和高频低容量电容配对使用，并在器件引脚出增加去耦电容，提高电路杂散抑制性能。

3.4 本振跳频时间分析［6］

由于方案采用X波段点源和L波段跳频源上变频方案，跳频时间主要由L波段跳频源决定。L波段跳频环的跳频锁定时间包括DDS的频率转换时间、PLL的转换时间和控制电路转换时间。DDS频率跳变时间为纳秒级，与PLL和控制电路的转换时间相比可以忽略。

PLL频率转换时间与环路状态有关，锁相环存在着相位捕获和频率捕获两个过程。通常频率捕获的时间远大于相位捕获时间，锁相环跳频时间通常指的就是频率捕获时间。本文采用高直流增益的有源比例积分二阶环，频率捕获时间取决于以下因素：

1）跳频步长：步长越小，捕获时间越短，反之越长，对于本方案，DDS激励的频率步进在kHz范围，可以保证环路有较小的捕获时间。

2）环路带宽：带宽越宽，捕获时间越短，反之越长。同时环路带宽的选择还要兼顾PLL的相噪性能，一般选择为VCO的相噪特性曲线和锁相芯片相噪特性曲线的交叉点。

3）阻尼系数：阻尼系数越大，捕获时间越短，反之越长。

ADIsimPLL是ADI公司推出的专门用于锁相环电路设计的软件，其内部提供了大量的器件模型，操作界面简洁，非常适用于ADI公司的PLL芯片进行设计。对锁相环跳频时间仿真结果如图3。从仿真结果中可以看出频率稳定时间只有5us。频码控制部分采用FPGA并行控制DDS芯片的方式，可以将控制转换时间控制在10us以内，频率转换总时间最终可以满足指标。

图3 L波段跳频源跳频时间仿真结果

4 硬件电路加工及测试

接收机低频电路板采用FR－4，介电常数为4.6，高频部分采用Rogers5880，介电常数2.2。加工过程包括芯片共晶、金丝键合、基片烧结、回流焊贴装工艺、总装等工序，对于局部需要手工调试的器件采用手工焊接工艺。

由于整个电路结构复杂，既有模拟电路又有数字电路，模拟电路中又含有中频电路和微波电路，为了避免各个部分之间的射频干扰，保证杂散性能，采取了多腔体结构，并在结构设计中尤其注意了微波吸波材料的使用。在整体电路加工完后，加电测试，针对各个功能模块出现的问题，在调试过程中先分腔逐个功能模块进行调试改进，直至最终满足工程要求。

最后为提高中频输出的谐杂波抑制度，在接收链路末级增加一低通滤波电路，有效滤除带外无用频率分量。

表2为电路测试结果。电路测试值表明各项性能均达到了指标要求。图4为实际产品加工图片。

表2 X波段本振源实际测试结果

图4 X波段跳频微波接收机实物

5 结语

本文通过对接收机链路指标的分析计算，完成了X波段跳频微波接收机的设计和研制。作为接收机的关键组成部分，综合利用DDS和PLL技术完成了X波段本振跳频源的详细设计，通过理论分析和仿真论证了相位噪声、杂散和跳频时间等本振源关键指标的实现方法。最后，测试结果表明接收机方案合理可行，达到了预期的工程目标。

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