基于FPGA的π／4DQPSK跳频调制器的设计与实现✴

魏鹏，李永超，陆锐敏（总参第六十三研究所，南京210007）

基于FPGA的π／4DQPSK跳频调制器的设计与实现✴

魏鹏，李永超，陆锐敏
（总参第六十三研究所，南京210007）

将π／4DQPSK调制与跳频技术相结合，设计了π／4DQPSK跳频调制器。利用FPGA实现了π／4DQPSK基带跳频调制，并由AD9957完成正交调制、数模转换和一次上变频。设计了乒乓方式上变频调制器完成二次上变频及跳频调制。实测结果表明，跳频频率误差小于1 Hz，换频时间小于2μs，瞄准干扰信噪比为8 dB时，误码率低于10-4。

跳频通信；π／4DQPSK；跳频调制；抗干扰

1 引言

更高的频谱利用率和更强的抗干扰能力一直是无线通信特别是军用无线通信所不懈追求的目标。π／4DQPSK调制将载波相移限制为±π／4和±3π／4，使得包络波动大大降低，频谱输出占用更小的带宽，可采用差分检测方式解调，避免了同步载波的恢复，在快衰落信道中比相干解调的误码率更低［1］。而跳频通信是目前通信抗干扰领域应用范围最广的一种通信方式［2］。本文正是以某无线通信系统设计为背景，结合π／4DQPSK调制和高速宽带跳频技术，设计了基于FPGA的π／4DQPSK跳频调制器，旨在简化系统设计的同时提高通信系统的抗干扰能力。

2 硬件组成及工作原理

2.1 硬件组成

如图1所示，π／4DQPSK跳频调制器由EP3C120F780 FPGA、TMS320C6416 DSP、伪随机码发生器、AD9957、50MHz晶振和两片FLASH组成。

2.2 工作原理

设备上电后，FPGA和DSP分别从对应的FLASH中加载程序，DSP完成初始化后等待FPGA中断信号。FPGA接收外部周期性送来的时间和密钥信息，并将其送往伪随机码发生器进行非线性运算产生伪随机数PRN。该PRN与时间、密钥等信息一起组成跳频同步信息并和原始数据一并缓存在FPGA内部RAM中。当FPGA缓存的数据达到指定长度后中断DSP，DSP收到中断信号后以EDMA［3］方式通过EMIFA［4］读取数据及当前跳频同步信息后进行数据编码、交织、加扰等操作组成一个完整的跳频帧。之后再次将这些数据以中断的EDMA方式通过EMIFA传回到FPGA中，每个中断传输一跳数据。FPGA将这些数据进行并串转换后完成π／4DQPSK跳频调制，其过程包括I、Q分路、差分相位编码、成形滤波、基带跳频调制以及在AD9957中进行正交调制、数模转换和一次上变频，最后在上变频跳频调制器中进行二次上变频和射频范围内的宽带跳频调制。本文主要介绍π／4DQPSK跳频调制的FPGA程序设计，包括AD9957的控制和上变频跳频调制器的设计。

3 FPGA程序设计

3.1 π／4DQPSK基带跳频调制

图2所示为π／4DQPSK基带跳频调制的FPGA程序设计框图，图中各时钟关系如下。

clk1：串行数据接收时钟，其频率等于串行数据波特率。

clk2：串行数据分为I、Q两路后的输出时钟，等于clk1／2。

clk3：成形滤波器工作时钟，等于clk1／2乘以滤波器内插倍数R。

h-pdclk：NCO和乘法器工作时钟，等于pdclk／2，同时也为clk3的整数倍。

pdclk：AD9957输出的数据采样时钟。

clk-hop：换频时钟。

从DSP中输出的跳频帧转换成串行数据sdata在clk1时钟驱动下输入到I、Q分路相位调制模块，I、Q分路相位调制模块将串行数据sdata分为I、Q两路，并根据I、Q的值输出Nk，I、Q值与Nk的关系如表1所示，相加后Nk只保留低3位。相位编码成形滤波器控制模块接收Nk并完成相位编码输出In和Qn，对应关系如表2所示，表中In和Qn为十六进制表示。同时，该模块同时还负责成形滤波器的控制，用sink-valid表明输入滤波器的信号是否有效，当clk3检测到clk2时钟的上升沿时表明有新的数据产生，sink-valid置一个时钟周期的高电平，之后R-1个周期低电平（R为成形滤波器插值倍数）。

成形滤波器由两个完全相同的平方根升余弦滚降滤波器来完成对In和Qn两路数据的成形滤波，直接调用ALTERA提供的FIR滤波器IP核［5］产生，参数设置为25倍插值，151级系数，滚降系数为1。成形滤波后输出Im、Qm两路信号。

基带跳频调制是为了弥补上变频跳频器的精度不足。在FPGA内部设计一个NCO并控制其在5 MHz范围内跳频，上变频跳频器只需在5 MHz的整数倍处跳频，两者的配合可得到任意频点的跳频，从而降低了上变频跳频器的设计难度，同时提高了跳频精度。

程序设计中根据PRN计算出NCO的频率控制字预存入ROM，程序工作时将PRN作为ROM的地址，在换频时钟clk-hop的驱动下读出频率控制字送给NCO，以改变NCO的输出频率，如式（1）所示［6］：

式中，fo为NCO输出频率，fref为NCO参考频率，phi为频率控制字，N为相位累积精度（Phase Accumulator Precision）。当NCO的参考时钟为32 MHz、N=24时，输出频率误差小于1 Hz。最后经成形滤波的两路信号Im、Qm和NCO输出的两路正交调制信号cos（Δwk）、sin（Δwk）分别进入两个乘加器完成式（2）、（3）所示的运算。之后将Imh、Qmh合路后交替送入AD9957完成正交调制。其SignalTap时序监测结果如图3所示。

式（2）、（3）中加法或减法运算取决于图2中的add-sub信号，该信号预存在ROM中频率控制字的最高位，随频率控制字一起读出。

图3 中的sdata为串行数据；N-in为I、Q分路相位调制模块输出（即图2中的Nk）；sink-valid为成形滤波器输入有效信号；IDATA和QDATA分别为两个成形滤波器输入信号；dataa-0和dataa-1为两个成形滤波器输出信号；adress和q分别为ROM地址（PRN）和NCO频率控制字；datab-0和datab-1为NCO的输出信号；两个result［0…26］分别为两个乘加器输出并截短后的结果，即图2中的Imh、Qmh；DQU为Imh和Qmh交替后的结果；clk-hop为换频时钟。另外需要说明的是，NCO输出频率的改变比换频信号clk-hop的上升沿提前约2μs（32 MHz采样时钟的63个周期），这是因为后端的跳频上变频调制器同样以clk-hop的上升沿作为换频时刻，考虑到乘加器和AD9957的延迟，所以NCO换频时刻需要适当提前。

3.2 正交调制及AD9957的控制

Imh和Qmh合路后交替送入AD9957进行式（4）所示的运算完成正交调制，但在AD9957能够正常工作之前必须对其进行必要的配置。本设计对其3个32位寄存器CFR0、CFR1、CFR2和一个64位寄存器profile进行配置，其他寄存器取默认值。本设计需配置参数如下：

各配置字中高8 bit为命令和地址，其余32 bit或64 bit的含义参考文献［6］。该配置使得AD9957工作于QDAC模式，并激活内部的反向SINC滤波器，输出的pdclk为64 MHz，并将输出模拟信号上变频到140 MHz（输入参考时钟fsysclk=640 MHz）。图4所示为SignalTap对AD9957配置过程的监测结果。fout（k）=Imh（k）cos（wk）-Qmh（k）sin（wk）（4）

每次上电或FPGA外部复位后启动一次AD9957配置，如图4所示，配置前先将DQU-REST置1将AD9957复位。配置期间DQU-CS保持为低电平，FPGA将定义好的CFR0、CFR1、CFR2、Profile值通过sdio以时钟sclk依次串行送入AD9957，每写完一个寄存器io-updata送出一个脉冲，使AD9957锁存该值。配置完成后将DQU-CS拉高，此时对AD9957的配置生效。图中的sclk为10 MHz，SignalTap用50 MHz时钟采样，写入192 bit共用960个周期。

配置完成后AD9957以pdclk作为采样时钟交替接收Imh和Qmh两路数据，然后再次将其分为并行的I、Q两路，分别经过反向CCI滤波、固定插值半波带滤波、CCI插值滤波、正交调制、反向SINC滤波、数模转换后输出140M的模拟信号［7］。

3.3 上变频跳频调制

为了使换频时间尽可能短，上变频跳频调制器使用两个频率合成器以乒乓方式进行频率切换，用以完成在5 MHz整数倍处的宽带高速跳频，其工作原理如图5所示。

上电后FPGA首先对上变频跳频调制器进行必要的配置后转入正常工作模式，正常工作时其跳频控制与NCO跳频控制基本相同。将根据PRN计算出的频率控制字预存入ROM，程序工作时将PRN作为ROM的地址，在换频时钟的驱动下读出频率控制字，交替送往两个PLL。当频率控制字送给PLL1时，输出本振使用PLL2的频率；当频率控制字送给PLL2时，输出本振使用PLL1的频率。此时的频率切换时间就等于选择开关切换时间，使得换频时间大大缩短。当原始串行数据速率为1 Mbit／s时，跳频帧之间只需留有2 bit换频保护即可保证接收端正确解跳，因此其换频时间小于2μs。

该系统在定频工作（频率控制字取常数）时加入白噪声干扰（相当于瞄准式干扰），用自制的专用误码仪进行测试，结果表明，信噪比为8 dB时误码率低于10-4。当系统跳频工作时，由于跳频速率高达每秒数千跳，跟踪干扰难以实施，而阻塞式干扰时由于跳频带宽很宽，干扰方需要付出极高的功率代价。

4 结论

本文基于FPGA设计的π／4DQPSK跳频调制器兼备π／4DQPSK调制和宽带高速跳频的优点，硬件结构简单，换频时间短，频率精度高，具有较强的抗干扰能力，已经成功应用于某型抗干扰通信系统中。但由于上变频跳频调制器使用两个PLL，使得系统体积增大，成本增加，不利于设备的小型化与规模化，因此下一步还需研制体积更小、换频速率更高的单PLL结构的宽带上变频跳频调制器。

［1］刘聪锋.高效数字调制技术及其应用［M］.北京：人民邮电出版社，2006：16-18. LIU Cong-feng.Efficient digital modulation technique and its application［M］.Beijing：People′s Posts and Telecom Press，2006：16-18.（in Chinese）

［2］姚富强.通信抗干扰工程与实践［M］.北京：电子工业出版社，2008：26. YAO Fu-qiang.Communication Anti-jamming Engineering and Practice［M］.Beijing：Publish House of Electronics Industry，2008：26.（in Chinese）

［3］Texas Instruments.TMS320C6000 DSP Enhanced Direct Memory Access（EDMA）Controller Reference Guide［EB／OL］.2008［2011-07-11］.http：／／www.ti.com／lit／ug／spru266e／spru266e.pdf.

［4］Texas Instruments.TMS320C6000 DSP External Memory Interface（EMIF）Reference Guide［EB／OL］.2008［2011-07-11］. http：／／www.ti.com／lit／ug／spru234c／spru234c.pdf.

［5］Altera Corporation.FIR Compiler User Guide［EB／OL］. 2009［2011-07-11］.http：／／www.altera.com／literature／ug／fircompiler-ug.pdf.

［6］Altera Corporation.NCO MegaCore Function User Guide［EB／OL］.2009［2011-07-11］.http：／／www.altera. com／literature／ug／ug-nco.pdf.

［7］Analog Devices，Inc.1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC EVAL-AD9957［EB／OL］.2007［2011-07-11］.http：／／www.analog.com／static／imported-file／data-sheets／AD9957.pdf.

WEIPeng was born in Changzhi，Shanxi Province，in 1983. He received the M.S.degree in 2008.He is now an engineer.His research direction is satellite communication.

Email：huangwyan＠sohu.com

李永超（1977—），男，安徽蒙城人，2002年获硕士学位，现为工程师，主要研究方向为卫星通信；

LIYong-chao was born in Mengcheng，Anhui Province，in 1977.He received the M.S.degree in 2002.He is now an engineer.His research direction is satellite communication.

陆锐敏（1963—），男，江苏无锡人，研究员，主要研究方向为卫星通信。

LU Rui-min was born in Wuxi，Jiangsu Province，in 1963. He is now a senior engineer of professor.His research direction is satellite communication.

Design and Realization of aπ／4DQPSK Frequency Hopping Modulator Based on FPGA

WEI Peng，LI Yong-chao，LU Rui-min
（The 63rd Research Institute of PLA General Staff Headquarters，Nanjing 210007，China）

Through combiningπ／4DQPSK with frequency hopping（FH）technique，aπ／4DQPSK FH modulator is designed and implemented.The baseband frequency hopping is achieved using FPGA.The quadrature modulation，digitalto analog conversion and firstup-conversion are completed using AD9957.The ping-pong up-converter is designed to accomplish second up-conversion.Test results show that error of hopping frequency is less than 1 Hz，the time of changing frequency is less than 2μs and the bit error rate（BER）is less than 10-4with spot jamming SNR（Signal-to-noise Ratio）8 dB.

frequency hopping communication；π／4DQPSK；frequency hopping modulation；anti-jamming

TN973.3

A

10.3969／j.issn.1001-893x.2012.02.014

魏鹏（1983—），男，山西长治人，2008年获硕士学位，现为工程师，主要研究方向为卫星通信；

1001-893X（2012）02-0190-04

2011-07-18；

2011-11-11