MOS器件静电放电潜在性失效概述

杨 洁，武占成，张希军，胡有志

（军械工程学院静电与电磁防护研究所，河北石家庄 050003）

MOS器件静电放电潜在性失效概述

杨 洁，武占成，张希军，胡有志

（军械工程学院静电与电磁防护研究所，河北石家庄 050003）

各类微电子器件在向着微型化与集成化方向发展的同时，随之而来的便是其抗静电放电能力的下降。然而，静电放电不仅能够在微电子器件内部造成明显失效，而且能够在其内部造成潜在性失效。潜在性失效，是目前最具争议的一种失效模式，也最具威胁性。国内外研究人员在此方面积极开展了多项研究并取得了较大的进展，他们的研究结果表明：在MOS器件中确实存在静电放电潜在性失效问题。同时，在他们的研究中对MOS器件静电放电潜在性失效的损伤机理、检测方法等进行了相应研究。

静电放电；MOS器件；潜在性失效；检测

ESD在微电子器件内部造成的失效按其外部表现可分为明显失效和隐蔽失效，其中，隐蔽失效又称潜在性失效，是目前最具争议的一种失效模式［1－2］，也最具威胁性。潜在性失效并不马上引起电路或设备的瘫痪，甚至不影响器件本身的常规参数，但潜在性失效的存在会导致器件使用寿命的减短，造成使用可靠性下降。部分学者认为在由ESD造成的微电子器件使用失效中，近90%属于潜在性失效［3］。由于潜在性失效的隐蔽性和不易察觉性导致微电子器件中的此类损伤很难被发现，此类失效模式对微电子器件的可靠性及系统的稳定性影响也最大，尤其是在要求高可靠性的领域中，潜在性失效的影响就显得尤为重要。

由于检测手段及方法的限制，直到1982年国外研究人员才第一次完成了有关潜在性失效的系统研究。下面主要从3个方面对MOS器件ESD潜在性失效方面的相关研究进行概述。

1 潜在性失效的试验研究方法

总结以往的研究过程，对MOS器件潜在性失效的确认主要采用了以下4种试验方法：1）不同模型ESD注入对失效阈值的影响；2）不同模型ESD注入＋电应力试验；3）ESD注入＋热冲击试验、紫外线光照试验、热退火试验或老化试验；4）极快传输线脉冲技术。

无论采用上述那种方法进行试验，其主要目的就是要观察受试器件在经历了ESD后其各项性能或工作能力是否发生变化。

2 潜在性失效的作用规律与失效机理研究

由于潜在性失效是极轻微的损伤，它与器件的表面态、表面晶格结构或是陷阱电荷等有关，采用现有仪器设备很难观察到其内部结构的微小变化，同时，由于器件本身的性能特点决定器件失效时的微观机制是复杂多变的，因此器件潜在性失效的微观机制分析也是复杂的。

1984年，CROCKETT等研究了部分HCMOS集成电路的ESD敏感度与潜在性失效［4］，试验结果表明：低水平的ESD在集成电路内造成潜在性失效，而高水平的ESD造成集成电路出现硬损伤，但最初高水平的ESD可减少潜在性失效的发生。

1985－1986 年间，NEELAKANTASWAMY提出一种潜在性失效模式，是由低水平ESD引发的热弹性应力积累造成［5］。讨论了对于芯片上保护电路的ESD潜在性失效敏感度，可用一种老化概念来模拟由低于阈值的ESD应力造成的积累退化，此方法也可用于分析潜在性失效的数据［6］。

1987年，JON等进行了关于256 KB DRAM器件ESD失效的研究，发现只有大于2μA的漏电流才可显示潜在性失效的存在，而由低于阈值水平应力造成的ESD潜在性失效的因素总是与局部过热点的金属通路有关［7］。

1989年，KRAKAUER等采用电荷抽取技术研究了NMOSFET的氧化物ESD损伤的物理机理，发现：低水平ESD应力和快速恢复应力都使氧化物伴随表面态变化出现空穴俘获，潜在性失效存在［8］。

1993年，WILLIAM等通过对2种通用的商用成品CMOS集成电路进行ESD电流注入试验，发现：低幅度的ESD会在CMOS集成电路内部造成潜在性失效，但一定幅度的ESD也会提高器件的抗ESD能力。随后，通过对CMOS HEX Inverter进行电应力试验，得出结论：低压电应力比高压的电应力更容易在该类器件内部造成潜在性失效［9］。

1993年，COLVIN［10］对 CMOS集成电路输入栅极的潜在性失效进行了验证和分析，采用扫描电镜观察印刷电路板，在ML和MR的栅极连接部位分别显示了3处和2处的潜在漏电（见图1）。

1995年，通过SONG等的研究［11］发现：CMOS集成电路中潜在性失效导致的寿命减短与漏电流存在一定的相互关系，主要分为栅极电荷俘获和漏极与衬底间损伤2种模式。第1种失效模式是由电流直接加在没有输入保护电路的NMOS晶体管上，通过栅极注入电荷在栅氧化层出现损伤；另一种失效模式是由于连续电流通过器件漏极造成漏极与衬底间损伤。试验中采用标准的TDDB测试，发现：第1种失效模式不会造成明显的寿命减少，而第2种则会；退火效应不会显著影响TDDB寿命时间；潜在性失效与栅极长度无太大关系；如果有输入保护电路存在，损伤出现于保护电路中而不是输入晶体管。

1998年，HUH等采用人体模型、机器模型以及带电器件模型的ESD对CMOS晶体光和超大规模集成电路进行了潜在性失效的试验研究［12］。试验发现：低电压的人体模型和机器模型ESD造成受试器件漏电增加，而低电压的带电器件模型ESD造成受试器件漏电减小。

2004年，GUITARD等的研究表明：在RC保护结构的GCNMOS中，雪崩击穿可触发寄生的双极晶体管，热效应与强电场共同作用使氧化物渗透击穿，用EMMI观察可发现损伤出现在多晶硅栅极下；通过bulk与drain间的漏电测试，可证明损伤由drain-bulk间的金属丝造成［13］。

对于各种MOS器件，电场的增加使各种失效机理开始显现，其中主要是大量陷阱的产生和表面态变化［14］。器件的具体工作过程影响很大［15］，而高温退火对体及表面陷阱的影响也已被大量研究［16］。高电场下，漏极附近会产生热载流子注入氧化层中，注入的载流子可在氧化物中俘获或产生表面陷阱［17］。电荷俘获／释放过程中，各种参数包括栅极厚度［18］、栅极材料［19］和温度［20］都会对其有所影响。有研究人员认为：ESD潜在性失效主要由于MOS器件中Si／SiO2的不稳定性造成，电荷俘获是其主要因素；CMOS集成电路中ESD潜在性失效的模型是基于栅氧化物电荷的注入及俘获［9］。

图1 发生潜在性失效的CMOS集成电路的SEM PVC图像

3 ESD潜在性失效的检测方法研究

关于电子器件各种失效的检测方法多种多样，但对潜在性失效的无损检测方法仍没有定论。

20世纪90年代，美国学者研究了潜在性ESD／EOS失效、寿命降低和CMOS集成电路漏电流之间的关系［21］，并得出结论：漏电流、I-V特性和退火行为都可以用来检测ESD潜在性失效。

中国学者来萍等人分别通过I-V特性和静态电流两方面来标定CMOS电路的潜在性失效［22］，潜在性失效的几种典型模式有：1）氧化层介质和半导体之间的界面击穿；2）金属化窗口接角处的PN结损伤或介质－半导体击穿；3）输出区NMOS管的漏区接触孔损伤。特性变化表现为部分输入或输出端口的I-V特性变软，漏电增大。通过I-V特性和静态小电流都是表征CMOS电路ESD潜在性失效的有效方法，但二者都需要原始参照值。

中国花永鲜和马仲发［23－24］用低频噪声法（LFN法，即测量1／f噪声）探测ESD潜在性失效进行了实验研究，发现：1／f噪声的产生是由位于Si／SiO2界面附近1～3 nm范围内载流子、陷阱通过散射、俘获及发射引起的迁移率和数目的涨落所致，此范围也是ESD的敏感范围，采用LFN法可以明显探测到ESD损伤。国外也有学者对用LFN法探测MOS器件ESD潜在性失效进行了专门的试验研究［13］，结果同样表明LFN法可以探测ESD损伤，而且LFN法要比漏电流灵敏近20倍，比跨导的最大相对退化量要大6倍以上。

除上述方法外，国外研究人员还用三次谐波检测器件的潜在性失效，发现：它比I-V特性法灵敏10倍［25］；利用扫描电镜的电子感应电流技术（EBIC）检测C-V曲线变化可表明Si／SiO2界面是否出现损伤点［25］；采用扫描激光反射检温仪测量10 ns内聚合体钝化层的温度空间分布［26］；利用俄歇电子能谱分析分析半导体表面分子组成，并研究半导体的表面态变化［27］等等。上述手段均曾用来观察和分析MOS器件内部的ESD潜在性失效。

4 结 语

自确认ESD潜在性失效的存在已经过去20余年，人们对MOS器件的ESD潜在性失效的认识不断加深，但仍有许多问题需要深入研究才能解决，如其他微电子器件潜在性失效的表征参数、物理机制的研究、微电子系统的ESD潜在性失效问题以及ESD潜在性失效防护的通用方法等。

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TN4；O441

A

1008-1542（2011）07-0034-04

2011-06-20；责任编辑:李 穆

国家自然科学基金资助项目（60871066；60971042）

杨 洁（1980-），女，河北石家庄人，讲师，博士，主要从事微电子器件静电与电磁效应及防护方面的相关研究工作。