专为可编程逻辑设计师提供的节能方案

莱迪思半导体公司 Troy Scott

尽可能地节省系统的每一微瓦功耗是电池供电设备设计工程师共同的目标。随着政府有关功耗方面更严格的法规出台，需要重新审视一些传统的家用和办公设备(如LCD电视机、机顶盒（STB）和多功能打印机（MFP）)以寻求更有效的节能方案。本文研究了节省功耗的设计方法和实用性建议。由于现代可编程逻辑器件的动态电流要求极低，往往只有几微安，非常适合用来控制整个系统的唤醒/睡眠状态，因此成为系统事件监测器的理想选择。

为了确保产品符合最新的EnergyStar[1]和欧盟行为守则[2]（EC Code of Conduct)的规定，设计人员正在寻求创新的方法以便为各个产品线提供低功耗的工作模式。由于PLD提供了功耗优化的灵活性，实现了整个系统级低于1 W的待机功耗模式，从而有助于协调整个系统的电源管理。

1 W倡议[3]（One Watt Initiative）是国际能源机构提出的一项能源节约计划，提议将所有电器的待机功耗降低至1 W。待机功耗[4-5]是指许多电器在关闭或处于待机模式时消耗的电力，也被称为吸血鬼或无用的功耗。虽然单台电器的功耗典型值很低（1 W～25 W），但是住宅和商业用途的电器数量高达几十亿，所有电器待机功耗的总和占据了世界电力使用总量的相当大的一部分。研究表明，待机功耗占家庭用电总量的比例高达7%～13%。

虽然待机功耗的定义根据所分析产品的不同而有所差异，但是待机功耗总包括了产品在不执行任何功能时所需的最低功耗。PLD正越来越多地应用到电路中，使得尽可能多的系统在处于空闲状态时可以断电或处于待机/睡眠模式。

使用PLD的门控时钟

门控时钟是许多同步电路中使用的节省功耗的技术之一。为了节省功耗，门控时钟支持增加额外的逻辑电路来对时钟树进行删减，禁用部分电路以使触发器不改变状态，从而使它们的开关功耗为零，并且只有漏电流产生。

门控时钟控制硬件检测是否有工作要执行并关闭无需使用的时钟。例如，桥接或总线可能使用自动门控，因此可以将其关闭直至应用处理器需要时再使用。如果该总线上的一些电路板外设从未使用过，则可能被永久关闭。

耦合了低成本晶振Pierce RC电路的CPLD可提供自动硬件门控时钟。图1中的电路所实现的是频率为32.768 kHz的门控实时时钟（RTC），是手持设备(如智能手机)中常见的时钟源。

晶振是一种低成本且准确的时钟选择，可以在众多应用中使用。晶振可提供的基本共振频率范围为30 kHz～50 MHz。振荡器电路建议使用晶振来实现，因为其具有简单、成本低和可靠性强的特点。设计师可使用CL公式与经验法则来设置图1中C1和C2的初始值，并使用测试基准最终确定这些值。CLK_ENABLE(2：0)输入使得单个DISTRIBUTED_CLK(2∶0)输 出能启用/禁 用子系统，从而尽量降低功耗。

图1 带有晶振Pierce电路的CPLD

使用PLD作为系统睡眠管理器

降低待机功耗的技术实现方案之一是使用一个智能电子开关，在无需驱动负载或在一段时间的休眠后关闭电源，并在需要时立即恢复。PLD可与常用应用芯片一起使用以降低待机功耗，并使主处理器检测系统事件所需的上电时间最小。电源管理是一些电子设备的重要功能，尤其是机顶盒(STB)、计算机和计算机外设(如显示器和打印机)，这些设备在休眠状态下关闭电源或将系统切换到低功耗状态以实现对电源的管理。

远程唤醒WoL（Wake-on-LAN）是以太网的计算机网络标准，允许一台计算机通过网络消息被打开或唤醒。该消息通常由局域网中的另一台计算机上执行的一个简单的程序来发送。低成本的IP电视机顶盒和多功能打印机（MFP）是将以太网远程唤醒（WoL）用作中断信号，从而将耗电的应用处理器从睡眠模式下唤醒的理想设备。符合低电流要求的CPLD可用以检测传输到打印机或机顶盒的以太网信号，是一种理想的智能开关选择。图2所示即为一个使用了CPLD智能开关的IP-TV STB框图。

图2 使用基于CPLD智能开关的IP-TV STB

在机顶盒架构中，当节目更新或订阅内容从有线电视控制中心发送到用户时，在正确寻址后，这些信息的到来可以“唤醒”处于空闲状态的机顶盒。网络正确寻址到该器件后，一个持续工作的低功耗isp-MACH 4000ZE CPLD[6]能够迅速响应并且保持最小的电流消耗。现代的小型CPLD(如LC4032ZE器件)的静态功耗低至10μA。因为传统的低成本、低速微控制器不能在工作频率为25 MHz的介质无关接口MII（Media Independent Interface）总线上可靠地检测输入数据，所以需要用高速的CPLD来检测输入帧。在自动化工厂编程这一步中，将一个唯一的MAC地址编程到智能开关CPLD中。

节省印刷电路板功耗的技术

电池漏电和幻象电源（Phantom Power)造成了印刷电路板漏电，可使用一些简单的电路技术来解决这些问题。例如，莱迪思在开发ispLEVER 4000ZE Pico开发套件[7]时，遵循的质量标准之一就是在电路板不工作时必须有极低的静态功耗。考虑到客户和现场应用工程师（FAE）在使用该开发板时经常会在装了3 V纽扣电池的情况下将开发板放置一段时间，因而删除板上所有的漏电路径，避免了电池耗尽[8]。Pico板使用了多种时钟门控技术，因此可以仅使能某些需要的电源。在这种情况下，传感器放大器仅当CPLD要求进行测量时上电。一旦要求测量，CPLD发出输入使能(ENABLE)信号，连接3.1 V电池，并给传感器电路供电。一旦CPLD接收数据，则释放使能信号并且使传感器断电，如图3所示。

图3 板上电源门控

PID的节能设计检查表

针对可编程逻辑电路的特点和I/O的多样性，以下几种节能措施可最大限度地降低PLD本身的功耗。这些技术可以降低I/O缓冲器(Icco)和内部逻辑(Icc)的动态电流。

降低I/O功耗的方法

(1)使能I/O的“mask”或“guard”功能来避免I/O交换。这个PLD功能的一个示例是ispLEVER 4000ZE“Power Guard”在进行与设计无关的输入时，可选择性地禁用I/O缓冲器输入；

(2)使用快速摆率来限制Vilmax和Vihmin之间的时间。但请注意，更快的边沿速率增加了反射和SSO噪声；

(3)减小I/O电压；

(4)避免I/O上拉/下拉冲突。

降低逻辑电路功耗的方法

(1)降低逻辑电路频率，考虑是否所有的逻辑电路都需要在高速时钟域中运行；

(2)包括一个待机控制器，使得逻辑电路在不工作时进入低功耗模式；

(3)保持比较小的逻辑电路面积；通过软件对没有速度要求的目标功能区域进行优化设置；

(4)将电压降低到数据手册规定的最小值。

低功耗可编程逻辑器件可以多种不同的形式用作智能开关，“唤醒”空闲状态下的芯片集，并且在集成了一个低成本的晶振后，可实现门控时钟网络。经验证，PLD是有助于降低电子产品系统功耗的有价值的器件。随着政府实行更严格的功耗规定，待机电流消耗成为设计师的一个重要考虑因素。

[1]EnergyStar.http://www.energystar.gov.

[2]欧盟待机倡议.http://re.jrc.ec.europa.eu/energyefficiency/html/standby_initiative.htm.

[3]一瓦特倡议.http://en.wikipedia.org/wiki/One_Watt_Initiative.

[4]ACPI.http://en.wikipedia.org/wiki/Advanced_Configuration_and_Power_Interface.

[5]不知不觉中的电源消耗——待机功耗以及如何对其进行限制，国际能源机构.http://www.iea.org/textbase/nppdf/free/2000/blipinthenight01.pdf.

[6]ispMACH 4000ZE CPLD.http://www.latticesemi.com/products/cpldspld/ispmach4000ze/.

[7]ispMACH 4000ZE Pico开发套件.http://www.latticesemi.com/products/developmenthardware/developmentkits/ispmach4000zepicodevkit.cfm.

[8]ispMACH 4000ZE器件的功耗预测，TN1187.http://www.latticesemi.com/documents/tn1187.pdf.

[9]使用分立的晶振作为PLD时钟源，莱迪思半导体公司，AN8080.http://www.latticesemi.com/documents/an8080.pdf.