可编程间隔定时器测试失效分析

王禹辉

（中国电子科技集团公司第四十七研究所，沈阳 110000）

1 引言

某型可编程间隔定时器的芯片内部有三块计数器，且每个计数器拥有六种工作模式。在测试时，为了达到测试的全面性，需要对其内部的全部三块计数器及每个计数器的全部六种工作模式分别进行测试。除此之外，在测试时，还需要赋予计数器初始值以最大值，从最大值开始进行“减一”操作，以保证所有计数点都在测试中被覆盖到。测试芯片能否正常工作，是通过芯片的输出电平来进行判断的。芯片对应的详细规范对芯片的输出电平达到稳定的时间是有严格限定要求的，只有在满足详细规范要求的时间内达到输出电平稳定，该芯片才能算测试合格。一般情况下，对于大批量生产的芯片，出于测试的便捷、高效及稳定的考虑，都是使用大规模集成电路测试系统进行测试，但这种一测试模式的弊端是很难发现芯片的一些比较特殊的工作异常情况。通常情况下，要对芯片工作时出现的具体问题进行分析，都是使用示波器捕捉芯片输入输出波形，以此方式来进行准确定位[1]。

2 故障描述与初步分析

在实际工作中遇到的一次具体故障案例中，某型芯片的一只管芯在ETS-770自动测试系统中进行了测试，测试结果显示正常，但在用该芯片所在电路进行实际工作时，使用者发现电路在进行模式转换的过程中有异常行为出现，据分析，属于触发下级中断的情况[2]。

为了找出具体故障原因，首先根据芯片特点，分析模式转换时出现触发下级中断情况的原因的所有可能性；之后使芯片处于完整的工作状态，再根据输出波形定位出哪些情况下芯片无法正常工作；最后再反馈给版图设计人员共同分析失效原因。触发下级中断的故障树如图1所示。

图1 触发下级中断故障树

3 故障定位

对故障树中的情况逐个展开分析。首先检查控制程序是否完善。根据使用者的使用条件，对样品进行测试分析。分析应涵概所有情况，具体实现过程为：

分别在常温、低温和高温环境下，首先对计数器0配置方式控制字，使其选定模式0以及低8位计数器，之后赋初值为8并开始进行减数操作；

减到0后，再次配置方式控制字，使其选定模式1以及低8位计数器，之后赋初值为8，再次进行减数操作；

对计数器0重新配置方式控制字，使其重新选定模式0，赋初值为8并开始进行减数操作；

减到0后再次配置方式控制字，这一次使其选定模式2和低8位计数器，赋初值为8，再次进行减数操作……以此类推，直至计数器0完成所有的任意两种模式之间的切换动作。

在上述操作中，根据使用者的使用条件，所给CLK的时钟频率均为100kHz。细致检查每条程序，同时作为对照，对一个完全合格的芯片进行测试。经检查，并未发现控制程序有任何异常，而之前合格的芯片依旧合格，这样即排除了控制程序不完善的可能性[3]。

之后再对计数器1和计数器2进行与计数器0相同的操作。

对ETS-770测试系统上所使用的测试板进行检查，测试板所对应的引脚说明如表1所示。由于测试板除了与测试系统相连之外，并没有其他相关联的电路模块，因此此处需要使用示波器，对ETS-770测试系统上所使用的引脚进行输出检测，查看输出波形与程序是否一一对应。经过检查，并未发现ETS-770测试系统的输出端有任何异常，从而排除了其他电路模块引发脉冲的可能性[4]。

表1 测试板引脚说明

利用上述测试方法对正常样品进行测试，正常情况下输出端OUT的输出波形如图2所示。

图2 OUT输出端正常输出波形图

再用同样的方法对失效样品进行测试，当该样品在常温和低温环境下运行时，计数器由模式0向模式3转换过程中，该计数器所对应的输出端OUT都会在WR的上升沿处出现一个窄脉冲，如图3所示。这一窄脉冲与WR上升沿存在对应关系，如4所示[5]。

图3 WR上升沿时OUT端出现窄脉冲

采样时，示波器的通道1与CLK0连接；通道2与OUT0连接；通道4与WR连接。由于WR上升沿时OUT端出现的窄脉冲时间非常短暂，ETS-770自动测试系统无法对其进行有效捕捉，以致所测的实际带有此种脉冲的芯片均被错误地判定为合格。经过示波器的放大分析，此窄脉冲的脉冲宽度大约为30ns左右[6]。可判定此脉冲是由芯片输出端产生的。

4 机理分析

通过图4中OUT端出现的窄脉冲，结合实际情况，可知该芯片并非始终无法正常工作，而是每当进行一次“写”操作之时，需要最多额外50 ns的延时之后，OUT输出端口才能保持稳定状态。

图4 OUT端窄脉冲与WR上升沿的对应关系

出现这一情况归根到底是芯片设计本身存在问题。若深入到微观电路内部分析，从原理上可知，造成此类异常的原因是电路内部单元的PMOS管与NMOS管的尺寸匹配有误，造成电路内逻辑单元翻转点偏向低电平，从而使整个电路的时序处于较为严苛的状态。当电源电压变化时，逻辑单元的时序关系就会有一定的余量满足电路读取的要求。

电路版图如图5所示，可见当中的NMOS管具有抗核加固结构。该结构为环形栅结构设计，在参数提取时会出现一定的尺寸误差，从而会导致电路的仿真值与实际电路存在差异。同时电路内部多为异步时钟结构，在电路读取数据时，由于时钟产生的快慢不同，造成了器件进行读取功能时出现较为严格的时序要求，从而导致器件在进行多次读取时出现时序不匹配现象，在宏观电学特性上就体现为一种窄脉冲现象[7]。

图5 电路NMOS管的抗核结构图

为最终克服有此窄脉冲存在的异常，对芯片内部布线及电路设计原理需要有尽可能详细的了解。电路的内部布线原理图如图6所示[8]。

图6 芯片内部原理图

从芯片设计角度讲，降低多晶的方块电阻值以及降低多晶布线电阻对计数器时序的影响，可以降低窄脉冲出现的几率。

上述方法可视实际故障情况灵活运用，宜于推广到多种芯片测试领域，为芯片的动态测试分析[9]提供一种有效的解决方案。

5 结束语

针对目前国内芯片的大多数测试环境，针对芯片的失效情况，对具体失效安全进行分析，提出示波器与测试平台相结合的失效分析设计方案。方案从芯片的动态测试的角度，对工作条件下的测试分析及测试过程做了说明，对于表面上并无明显异常但使用中可能随时发作影响使用的故障也有良好的定位效果。