十年争强逐鹿方寸间 以PPAC分析集成电路三巨头的工艺制程

张平

英特尔、台积电和三星是全球逻辑集成电路工艺制程最先进的三家厂商。从28nm时代开始，这三家厂商就在集成电路的工艺制程上你追我赶，并一直持续到即将到来的3nm阶段。回顾过去，展望未来，英特尔、台积电和三星在集成电路工艺上究竟有怎样的发展历史，未来又会带来怎样的产品？今天本文就带你一起了解一下。

PPAC：功率、性能、面积和成本

在集成电路的生产制造中有三个重要参数一功率、性能和面积，即Power、Performance和Area，它们被简称为PPA。PPA在过去一直都是作为衡量半导体产业发展的重要参数，比如台积电在2020年Q1就宣称旗下的3nm工艺相比5nm工艺，将具备25%?30%的功率降低，在相同功耗下10%?15%的频率（性能）提升以及70%的面积缩减。

但是，仅仅使用PPA来衡量集成电路的制造水准在当前已经不够全面了。随着工艺制程不断向极限冲刺，成本逐渐上升并且已经成为影响到新工艺发展的重要因素。因此，IMEC和应用材料公司最近在新工艺开发的相关演讲中，都建议在原有的PPA上加入"C"，也就是“Cost”成本，用PPAC四个维度来衡量新的工艺。

另外，相关的比较可能还涉及一些参数选取的问题。比如在集成电路的逻辑单元设计中，包括诸如标准单元、反相器、NAND门、扫描触发器等不同的组件。其中，标准单元的尺寸由单元的类型和当前单元所使用的工艺设计规则所决定。标准单元的具体尺寸可以用相关工艺的最小尺寸计算出来。比如标准单元的高度是最小金属间距乘以轨道数，双扩散（DoubleDiffusionBreak，—种半导体单元制造工艺，简称DDB）单元的尺寸是一定数量的CPP（ContactedPolyPitch，接触间距）加上在单元邊缘的一个额外CPP而确定的。

近年来，由于缩小单元尺寸时很难降低单元间距，因此人们通过缩小轨道来进一步缩小单元。但是轨道高度的降低带来的一个问题就是鳍片高度的降低。对于9个轨道的单元来说，每个晶体管可以设置4个鳍片，对于7.5个轨道来说，每个晶体管只有3个鳍片了，而目前最先进的6轨道单元，每个晶体管只能设置2个鳍片。鳍片数量和驱动电流紧密相关，在其他条件都相同的情况下，只有2个鳍片的6轨道单元的驱动电流是4个鳍片的9轨道单元的一半。众所周知，驱动电流是决定晶体管性能很重要的一个参数，在2鳍片、6轨道晶体管上，较低驱动电流直接带来了一种新的"技术-设计-协同优化"过程（DTC0），那就是开发一种新的工艺，使得2鳍片6轨道的晶体管也能获得较局的驱动电流。

由于晶体管在制造和设计过程中的复杂性，因此比较工艺密度时也存在很多取舍。比如很多试图根据实际设计制造的晶体管数量来进行工艺密度的对比。问题是根据不同的设计需求和目标，工艺支持多种单元尺寸，比如6轨道和9轨道，针对高性能的设计将使用更多的9轨道单元，而相对较低性能但以较小尺寸为目标的工艺会使用大量的6轨道单元，即使在同一代的工艺上，以不同的设计目标为基准，都会衍生出不同密度的多种工艺。因此，本文为了方便比较，使用了每种工艺上最小的单元（拥有最少的轨道）来计算每平方毫米的晶体管数量。本文假设的标准芯片将拥有60%的NAND单元和20%的扫描触发器，避免部分厂商定制特殊单元所产生的尺寸差异。

除了上述内容之外，逻辑集成电路的另一个关键性密度数值来自不同代次工艺所制造的SRAM尺寸，因为绝大部分芯片都要使用到SRAM，因此它可以作为一个参考数据引入。

从2011年到2022年，工艺进化之路

在看过了上一页关于集成电路工艺和密度的介绍后，本文正式进入工艺对比的部分。

2011年：22nm和28nm时代

本文的比较从10年前的2011年开始。在这一年，英特尔推出了22nm工艺，而三星和台积电这样的代工企业推出了28nm工艺。虽然现在我们在手机、PC等设备的高性能芯片上已经看不到28nm工艺了，但是在更为广泛的集成电路市场，28nm工艺依旧占据了极大的市场份额，甚至依旧是现在的主流工艺之一。

2011年，英特尔推出了22nmFinFET工艺，这也是全球首个FinFET的产品。三星和台积电则利用HKMG（高K金属栅极）技术推出了28nm工艺，

但依旧是平面晶体管技术。实际上HKMG是英特尔在2007年就已经开始使用的技术，从这一点可以看出，英特尔在集成电路制造上相对其他厂商拥有显著优势。

从具体参数来看，虽然英特尔宣称自己的工艺是22nm并且启用了FinFET，但是在一些关键参数上反而并没有领先二星和台积电的28nml艺太多，尤其是逻辑晶体管密度，英特尔仅为17.46，低于台积电的19.32和三星的21.37。但是英特尔在SRAM的尺寸上表现最佳，仅为0.0920平方微米，远小于英特尔和台积电。出现这样的原因可能是英特尔考虑到性能问题，并且是首次使用FinFET，因此在逻辑电路上比较保守，但是在SRAM上又能充分发挥了新工艺的优势所致。

2014年?2015年：14nm和16nm时代

2014年，英特尔推出了他们第二代FinFET工艺。在这一代工艺上，英特尔更为积极地开始执行面积缩减的策略，因此在各项指标上英特尔相比台积电和三星都处于绝对优势的地位，尤其是它的逻辑密度高达45.51，远远领先三星的34.68和台积电的36.06。在SRAM单元的尺寸上，英特尔依旧维持了前代产品的优势，0.0588平方微米的尺寸仅相当于三星的71%和台积电的84%。

英特尔实际上在2013年就已经推出了14nm初代工艺，但是遭遇了严重的良率问题，通过一段时间的调整，英特尔解决了这个问题并开始大规模生产。三星则凭借第一代14nm工艺接下了苹果A9芯片的订单，但随后台积电也拿到了订单，并启动自己的16nm工艺进行生产。由于三星和台积电使用不同的工艺生产了同样的广品，因此这是一个比$父不同晶圆厂之间工艺差距的机会。最终结果显示，三星制造的产品在功率上表现略好同时面积更小。但是也有人提出，A9芯片一开始就是基于三星工艺进行设计的，因此三星表现更好也是应该的。

2014年?2016年：10nm和14nm时代

英特尔在2014年后，工艺就一直止步于14nm，直到2019年。在这段长达五年的停滞期中，台积电和三星逐渐赶了上来，并于2016年推出了10nm工艺，这是代工企业首次从英特尔手中抢到了工艺密度领先的位置，同时也是英特尔在制造工艺上落后的开始。在此之后，英特尔开始在每一代工艺中大幅度提高密度，但代工厂采用了"小步快跑"的方式，积极将新工艺不断向前推进，以保持自己的优势。

这里的关键数据包括逻辑密度，三星是54.55，台积电是55.10，都大幅度超越英特尔的45.10。实际上，在2014年推出14nm—直到14nm+、14nm++、14nm+++之后，英特尔一直在不断地拉大栅极间距，尽可能高地提高栅极高度，因此在频率上不断提升，但也变相增加了晶体管的体积和最终芯片的尺寸。英特尔的这些操作说明，在同代工艺中通过不断地改进和调整，在性能和频率上依旧有非常多的潜力可以挖掘，但考虑到集成电3各成本和芯片面积息息相关，因此单独提高PPAC的某一个方面也是很难获得市场竞争力的。

2017年?2019年：10nm和7nm时代

台积电在2017年抢先推出了7nm工艺，随后三星在2018年跟上。英特尔的10nm工艺则是在2019年才进入大规模量产阶段，在2020年底又推出了10nmSuperFin的改良版。从数据来看，英特尔的10nm的确取得了比竞争对手7nm更高的逻辑晶体管密度，在SRAM尺寸上则略逊一筹，但差距并不大。另外在这个阶段，英特尔开始认为衡量集成电路的工艺不应该只看代次，而是要综合包括CPP、MMP、工艺密度等多方面参数进行考虑。

EUV光刻技术在2019年开始出现在三星的7nm工艺上，当然初次使用三星只生产了几个EUV层，但这也是全球首个应用EUV工艺的7nm技术。台积电随后在7nm的改良版技术上使用了EUV光刻，同样也只是增加了几个EUV层，这是全球首个可以大规模量产的7nmEUV工艺，据估计其最终EUV层数量在5层～7层之间。

2019年：5nm和10nmB寸代

2019年底，二星和台积电开始启动5nm工艺的风险试产，并在2020年进入了大规模生产中。可以看出，在英特尔上一代10nm和代工厂的7nm节点上，大家的逻辑晶体管密度是基本相当的。但是在5nm上，台积电实现了大约1.8倍的逻辑密度提升，三星只实现了1.33倍，这使得台积电相对英特尔和三星获得了巨量的逻辑密度优势，反映在市场上就是台积电获取了大部分5nm工艺订单。另外，5nm工艺的EUV层也大幅度增加到了10层?15层，台积电此时还推出了具有高电子迀移率硅锗片PFET，进一步稳固了自己的技术优势。

现在，台积电和三星都宣布在2021年启动3nm工艺的风险试产，在2022年开始大规模生產。英特尔则宣布在2022年启动7nm工艺的大规模生产——实际上这个大规模生产时间应该是在2021年，但又被延迟了，而且新的传言称它可能进一步延迟到2022年之后。目前3nm工艺最新的消息是，台积电可能会按时推出，三星可能会延迟。

在7nm工艺上，英特尔首次使用EUV工艺。三星的3nm工艺则首次采用纳米片HNS技术制造GAA全方位门控电路来实现，台积电的3nm工艺则继续坚持FinFET。具体到最终结果方面，英特尔宣布7nm工艺比10nm工艺逻辑晶体管的密度翻倍至212.48，三星宣布3nm工艺的逻辑晶体管密度是前代工艺的1.35倍至180.31，台积电则宣布3nm工艺是前代工艺的1.7倍，来到了316.65。基于这些逻辑晶体管的密度数据，我们看到英特尔的7nml艺在密度上甚至会超过三星的3nm工艺，台积电则毫无疑问依旧是最强大的。在3nm节点，台积电可能会使用15～30个EUV层，这应该是其高密度的原因之一。

鉴于现在台积电的领先优势，英特尔在之前的会议中宣称自己会持续在工艺上发力，包括5nm和3nm工艺。但是英特尔也同时会将部分制造工作外包给代工厂商包括台积电，这使得后者需要数年时间才能提高产能以应付英特尔的采购需求。

PAAC分析

首先来看密度。正如我们前文所说的那样，从各大代工厂商的历史节点来看，英特尔更倾向于在每个关键芳点中获取更大的逻辑密度改进，台积电和三星这样的厂商则更倾向于快速引入新的芳点并更快速地推动密度提升。事实上，在2014年到2022年，台积电和三星在英特尔只推出三个新的工艺劳点的时候，就推出了五个工艺芳点。这里只计算了比较大的全代和半代节点，不包括V"++〃〃+++〃这样的节点。

其次来看功耗和性能。实际上，比较不同企业、不同工艺之间的功率和性能其实是非常困难的。在理想状态下，有人会在每个工艺上都使用同样的设计来得到最终产品，比如带有固定数量SRAM缓存的ARM核心，并公布功率、性能的指标，但这涉及昂贵的成本耗费，如果仅仅是为了获得这个数据的话是完全划不来的。因此，本文所给出的数据是综合了多方因素后的估计值，仅供参考使用。

在功耗方面，这里仅仅对比了三星和台积电，可以看出在14nm/16nm芳点，台积电在功耗上稍微领先三星（苹果的A9处理器更可能是设计问题），但幅度并不大，随后的10nm芳点、7nm芳点、5nm芳点上，三星都大幅度落后于台积电。转折出现在3nm节点，可能是三星引入了HNS，虽然在晶体管密度上依旧表现不如台积电，但是三星在功耗表现上基本和台积电持平了。

再来看性能，这里加入了英特尔进行对比。可以看到，英特尔在16nm/14nm时代要显著领先于台积电和三星，在10nm时代和台积电的7nm工艺基本相当，随后则是台积电和三星的舞台，台积电一直都显著领先三星，直到现在。

最后我们来看PAAC中的"C"也就是成本。大家留意下一页图注为〃不同代次工艺的晶圆成本、晶体管密度和每晶体管耗费情况"的图片，下面以它进行说明。

首先来看看左边的晶圆成本。晶圆成本不包括掩模组的费用，对于代工企业来说，掩模通常是客户自行买单购买的，因此相对应的，晶圆卖给客户也不包含掩模价格。这里的问题是英特尔，因为其自产自销，所以掩模费用通常摊销在成本之内，这和三星、台积电存在差异。不过，考虑到英特尔的产能和掩模费用本身并不大，本文在这里选择将其忽视。但Pit着工艺提升，掩模的费用正在迅速增加，这导致最终晶圆的数量非常影响掩模成本摊薄的能力。出现这样的情况主要是光罩成本的上升，也就是说，只有大规模生产的芯片才能用得起领先工艺。此外，这里的统计成本也没有考虑设计成本，实际上设计成本也在迅速增长。

在去掉很多难以统计或者影响不大的数据后，我们得出以下结论：晶圆成本随着先进工艺的使用会有着显著的上升。总的来看英特尔工艺的成本一直都比较高，直到后期台积电3nm工艺才超过英特尔。这反映了台积电拥有晶体管密度最高的工艺，同时英特尔在制造方面互联层数较低。

中间的图片指的是晶体管密度。这个数据在之前就已经详细列出了。可以看出台积电在3nm阶段拥有最局的晶体官密度。

右边的图则结合了晶圆成本和晶体管密度，这表示的是不同厂商生产当时最先进的晶体管个体所耗费的成本的趋势。这张图表明尽管更高的晶体管密度需要更昂贵的晶圆，但是相对应的由于密度提升速度髙于晶圆成本提升速度，因此单位晶体管的成本还是下降了。当然有些用户认为集成电路产品的价格在持续上升，不妨也从价格上升的集成电路所拥有的晶体管数量的角度进行考虑。

通过统计可以看出，至少到3nm日寸代，摩尔定律依旧存在。在1965年《电子杂志》的开创性文章《把更多的元件塞进集成电路》中，戈登_摩尔提出了后来被称为摩尔定律的内容，它的原文是·_Thecomplexityforminimumcomponentcostshasincreasedatarateofroughlyafactoroftwoperyear"，这个定律实际上为设备的复杂程度和时间建立了对数关系。从现在来看，摩尔定律依旧是有效的，可能存在一些偏差，但它的工作时间远远超过了当时的预言。

最后，我们总结五条结论

1、  目前集成电路代工企业已经在制造密度方面超过了英特尔，台积电是行业的领头者。

2、  功率方面，台积电是行业领头者，但是三星在3nm时代可能会迎头赶上。

3、  性能方面，台积电的3nm工艺是现在性能最好的工艺。

4、  面积方面，台积电的3nm工艺提供了最好的晶体管密度。

5、  成本方面，台积电的3nm工艺提供了最好的每晶体管成本。

集成电路的尺寸、密度和性能衡量是一个很复杂的话题。本文这一个小节主要用于介绍一些集成电路或者半导体单元设计中比较基础的内容，以方便读者阅读本文和后续其他的文章。

一个典型的逻辑电路由很多标准单元组成，标准单元的尺寸由以下4个参数来确定，分别是：

M2P（金属双节距，Metaltwopitch）、TH（轨道高度，TrackHeight）、CPP（接触间距，ContactedPolyPitch）、DDB（双扩散，DoubleDiffusionBreak）和SDB（单扩散，Singlediffusionbreak）。

這四个参数又决定了单元高度、单元宽度、单元轨道数这三个重要的参数：

单元高度

标准单元的高度是M2P乘以TH。近年来，为了进一步缩小标准单元尺寸，TH在被不断缩小，同时也减少了M2P，这种做法是DTCO（技术-设计-协同优化）技术的一部分。减少TH的一个关键因素是，由于空间限制，每个晶体管的鳍片数量需要在降低轨道高度的时候减少一部分，这被称为鳍片去势。但是，当人们减少了每个晶体管鳍片数量来换取晶体管尺寸缩减的话，又会造成驱动电流降低。在这种情况下，设计人员需要做出一定的补偿来提局驱动电流，比如提局籍片局度。央特尔在描述自己的工艺时，就反复强调过自己拥有业内最高的鳍片高度。

单元宽度

标准单元的宽度取决于CPP以及工艺采用的是DDB还是SDB。例如，一个NAND门在SDB工艺下宽度只有3CPP，但是在DDB工艺下宽度就达到了4CPP。另一方面，一个扫描触发器（SFF）的宽度在SDB工艺下可能是19CPP，或者在DBB工艺下是20CPP，当然这里也需要考虑具体扫描触发器的设计，本文只是举了一个通常情况下的例子。因此，对NAND单元来说，采用SDB和DBB对其宽度尺寸的影响更大一些，扫描触发器单元则不是很敏感。

单元轨道数

单元轨道数也是决定单元尺寸的重要参数，一般讨论工艺制程的时候只选择最低的单元轨道数，但是不同的单元轨道数有不同的用途。比如台积电7nmFinFET工艺的最小单元是2个鳍片的6轨道单元，另外还提供了3个鳍片的9轨道单元。9轨道单元的驱动电流是6轨道单元的1.5倍，尺寸也是后者的1.5倍。因此就像正文说的那样，最终如何选择还是取决于厂商对产品的定位。

我们在这里给出一张表格，用于展示不同单元轨道数下标准单元的尺寸和密度等内容。请注意，最后每平方毫米晶体管数量（百万个）这个参数是基于60%的NAND单元和40%的SFF单元混合计算而得。

在这个表格中，一个有趣的内容是，最小面积的SFF单元的晶体管密度是同一工艺上高性能NAND单元（9轨道单元）的2倍以上，还有许多其他类型的标准单元，其晶体管密度都是各有不同的。

有关存储器SRAM阵列的内容也值得一提。绝大部分SoC都要使用SRAM当作缓存，甚至部分芯片一半以上的面积都是SRAM。台积电的7nmFinFET工艺提供了高密度的6轨道（6T）SRAM单元，其面积为0.0270平方微米，其每平方毫米晶体管数量是222百万个。从理论上来说，设计上如果使用了大量的SRAM，那么可以提高当前芯片的晶体管密度，但实际上并不是这样。在实际的芯片，比如AMD和英特尔推出的CPU中，SRAM单元的尺寸是根据SRAM密度换算出来的理论尺寸的2.93倍，出现这样巨大差异的原因主要是因为理论计算中并没有考虑SRAM的电路互联等内容，如果计算正常使用的SRAM阵列的话，那么其密度就会下降至每平方毫米75.84百万个晶体管。因此，这说明理论上的一些数据和最终实际生产中的数据还是存在巨大差异的。不光是SRAM，在SoC设计中还可能包括模拟、10和其他单元，这些特殊的功能单元将导致最终晶体管密度比预期的更低。

因此，鉴于不同的集成电路之间存在如此多的差异和不同，实际上我们仅仅使用芯片面积和芯片晶体管数量得到的数据是很难评价一个具体工艺的实际能力的。我们在实际比较时最好统一固定单元和固定比例。另外，出于厂商保密等原因，我们还有可能无法得到厂商原始数据，而一些测量出来的数据可能也存在比较大的差异。