一种12.5Gbps JESD204B接口芯片量产测试技术

刘然，张若寒，马明朗，李鑫，郑诗琼，王勇

（北京微电子技术研究所 封装测试事业部，北京 100076）

0 引言

随着通信与电子技术的发展，芯片数据传输速率逐年提升，串行通信系统的带宽平均每两年增长为原来的2到3倍[1-2]，高速串行接口芯片逐渐应用到5G、信号处理、控制工程等领域[3]。主流数据传输接口由最高传输速率为1Gbps的并行LVDS接口发展到了最高传输速率为12.5Gbps的高速串行JESD204B接口，未来使用PAM4信号的接口传输速率更是高达56Gbps。JESD204B接口由于其数据吞吐率高、封装小、功耗低等优点被广泛应用于高速ADDA、高速FPGA、高速ASIC等芯片[4-6]。目前并未有专门的JESD204B协议测试规范，且国内针对高速JESD204B接口的测试停留在实验室阶段[7-9]，更多的是使用国外评估板进行测试，量产测试尚未实现。设计高速串行接口芯片测试系统、开展JESD204B接口芯片量产测试技术研究可提高此类芯片测试覆盖率与结果可信度，加速进口器件的国产化替代，为新时代装备建设发展打下基础。

1 JESD204B 接口芯片测试方法

JESD204B接口采用JESD204B协议来进行开发，以保证接口之间的正确通讯，实现数据转换器和逻辑器件之间的信号传输。协议规范接口速率高达12.5Gbps/通道，而ATE作为通用设备，一般无法提供专门的协议测试与高速信号收发功能。因此实现对JESD204B接口芯片的量产测试基础是在测试系统中完成JESD204B协议的构建，实现测试系统与被测芯片之间的通讯。

1.1 基于ATE的8B/10B编码实现

JESD204B协议中采用8B/10B编码方式，编码原理如图1所示。

图1 8B/10B 编码原理图

发送端编码时，需考虑码流极性偏差（RD，Running Disparity），即位“1”和位“0”个数的多少。下一状态的RD取决于当前RD的值以及当前10B码的极性。考虑码流极性平衡可以确保编码后码流的DC平衡，使得链路在超时的情况下不致发生DC失调。此外，8B/10B编码可以产生高频的码流，提供充足的电平转换以保证接收端进行时钟恢复。同时可以避免出现过多连续的“0”“1”造成信号衰减，发生传输错误。

在ATE编码时考虑当前码流极性偏差（Current RD），将8bit数据拆分成5bit、3bit数据。在保证“0”“1”个数基本一致的前提下，通过5B/6B、3B/4B编码规则，使用查表法将数据编码为6bit、4bit，最终组合成10bit输出，并将本次编码生成的码流极性偏差（Next RD）传送到下一个过程作为下一个编码过程的当前码流极性偏差（Current RD）。

接收端对数据流执行8B/10B解码，以恢复原始8bit数据，解码为编码的逆过程。图2为本设计中，针对双通道输出14bit数据的解码流程。

图2 双通道数据解码流程图

8B/10B编码、解码分别是协议发送端、接收端设计中的一环，也是实现JESD204B通讯的基础。数据流需经编解码后方可用于实现JESD204B各层协议功能。

1.2 JESD204B协议设计实现

JESD204B协议是一种分层规范，发送端与接收端中各层实现不同的功能，使用设备时钟作为主要时钟源。JESD204B协议框图如图3所示。

图3 JESD204B 协议框图

1.2.1 协议发送端设计实现

在协议发送端，应用层用于JESD204B链路的配置和数据映射。传输层对数据进行组帧，并将数据并行发送至多路高速通道。数据链路层对每路通道上的数据进行加扰后，进行对准字符生成、通道对准序列生成、8B/10B编码等操作，与接收端建立同步链路。最后将数据发送至高速物理层，利用物理层产生的高速时钟将并行传输数据串行后同步输出。

发送端在数据链路层建立与接收端同步链路的过程是实现高速JESD204B信号传输的关键。建立同步链路流程图如图4所示。

图4 建立同步链路流程图

当接收到接收端SYNC信号拉低的同步请求之后，发送端进入代码组同步阶段，即开始发送未加扰的/K28.5/。当接收端接收到至少四个连续的/K28.5/时，SYNC信号将被拉高，与此同时建立同步。当发送端跟踪到一个完整多帧后，便开始发送四个多帧，进入初始化通道对齐阶段。随后同步发送多路数据。SYNC信号全程监控同步状态，当同步状态丢失，需重复上述流程重新建立同步链路。

多个发送端需保证极低的通道间延迟才可以满足协议要求，保证每条通道上的数据均可被接收端接收。测试系统多路数据发送会存在延迟现象，采用多路高速信号源同步技术、实时监控系统状态、调整发送信号时序、对测试接口板布线进行组间等长处理、TDR校准等方式将延迟缩小至ps级，极低的通道间延迟保证了发送端与接收端的成功握手。

1.2.2 协议接收端设计实现

接收端将接收到的高速串行信号经物理层进行时钟恢复，从而将时钟信息从数据流中提取出来，并使用该时钟对数据进行采样后解串为并行数据传送给数据链路层。数据链路层完成8B/10B解码、通道对齐、字符缓冲、字符替代、数据解扰后，将数据传送至传输层进行解帧。最后将最终数据传送至应用层，完成数据接收。

由于接收到的信号包含/K28.5/、多帧，以及数据信息，而测试系统的存储空间有限，应尽可能多地包含更大量的数据信息。在任意时刻采集输出可能出现采集到过多/K28.5/的情况，导致有效数据过少，或者出现只采集到数据的情况，缺少必要的多帧对齐信息，因此设计了一种20bit标志位采集法。由于数据输出的整个过程中，20bit标志位/K28.5//K28.0/会唯一固定地出现在同步阶段的最末位以及对齐多帧的起始位，将其设为标志位可以保证采集到的信息只包含必要的对齐多帧与数据。大大提高了测试系统的存储空间利用率，优化了数据吞吐量处理能力。

1.3 高速信号完整性设计

信号完整性是指信号在传输路径上的准确性和质量，当信号具有良好的信号完整性时，信号能够以符合要求的时序、持续时间和电压幅度到达预定接收端。高速信号由于其信号变化极快、对噪声等干扰极为敏感，因此高速信号完整性设计是高速测试系统搭建必不可少的一环。

影响信号完整性因素主要有以下五点：一是布线的形状、接线端、连接器等不匹配导致产生的反射；二是如果信号线上有交流电通过时，由于电磁效应，相邻的信号线之间产生的串扰；三是由于电路切换速度过快或反射引起的信号过冲或下冲；四是由传输线上的等效电感、等效电容产生的振铃；五是电路过载或走线过长引起的延迟[10-11]。测试系统设计需考虑信号完整性设计，保证高速信号传输效果最优。

在测试系统设计前，应从整体布局方面考虑器件摆放。减小高频器件间的走线长度，考虑布线密度和走向以减小串扰；布线时，考虑走线的拓扑结构对引线电气特性的影响；将电源线和地线进行分层处理以增强抗干扰能力；对时钟信号线、高速差分信号进行屏蔽、等长等处理；添加电容、磁珠等进行去耦和减少振铃。

2 JESD204B 接口芯片的测试验证

2.1 高速串行接口芯片测试系统的搭建

高速串行接口芯片测试系统基于某主流ATE，通过配置FPGA模块实现高速信号的发送与接收的功能，配合信号发生器、示波器、频谱仪等仪表实现模拟信号发送接收功能[12]。使用软件开发语言编写测试代码，控制高速信号收发和仪表通信，实现高速串行接口芯片的测试。高速串行接口芯片测试系统结构框图如图5所示。

图5 测试系统结构框图

该测试系统可以保证16Gbps高速信号的准确传输；具备多路12.5Gbps JESD204B高速信号同步发送和接收功能；具备集成JESD204B接口的高速ADDA等芯片的量产测试能力。

2.2 高速信号传输准确性的测试验证

使用PRBS码进行高速信号传输的准确性验证。通过配置FPGA模块发送PRBS信号，经Loopback后由接收端接收，将接收到的信号与期望结果进行对比，统计误码个数，以验证高速信号传输的准确性。

在5Gbps、10Gbps、16Gbps传输速率下，将PRBS7码、PRBS15码、PRBS31码经发送端发出后，监测接收端波形，并统计接收端接收信号的误码个数。5Gbps传输速率下，接收到的PRBS7信号如图6所示。

图6 接收端PRBS7波形

在5Gbps、10Gbps、16Gbps传输速率下各进行重复性试验，记录每组误码个数平均值，测试结果如表1所示。

表1 误码个数测试结果

实验结果表明，各传输速率下的PRBS码均不存在误码现象。测试系统可以保证至少16Gbps的高速信号的准确传输且正确率可达100%。

2.3 JESD204B接口功能测试验证

选用两款具有12.5Gbps传输速率JESD204B接口的数模、模数转换芯片，通过实现对其功能及动态参数的测试，验证测试系统对JESD204B接口芯片的量产测试能力。

2.3.1 JESD204B接口发送端的测试验证

对一款具有12.5Gbps传输速率JESD204B接口的16位数模转换器芯片进行功能验证和动态参数测试。测试系统上电后，向被测芯片输入高频时钟信号，并将芯片配置为期望模式后，通过高速信号发送模块将期望输入分成4路后同步地发送至被测芯片。经数模转换后，采集转换器输出波形，完成功能验证并进行傅里叶变换以测量芯片动态参数。芯片的输出波形时域图及频域图如图7、图8所示。

图7 数模转换器输出时域图

图8 数模转换器输出频域图

经重复性测试，数模转换器可稳定地输出正弦波，SFDR测量值可达到–82dBc，与器件手册相符，测试结果稳定可靠，验证了测试系统对12.5Gbps传输速率、40Gbps数据吞吐率的JESD204B接口发送端的测试能力。

2.3.2 JESD204B接口接收端的测试验证

对一款具有12.5Gbps传输速率 JESD204B接口的14位模数转换器芯片进行功能验证和动态参数测试。测试系统上电后，向被测芯片输入高频时钟信号以及期望的模拟输入，经模数转换后，被测芯片将转换结果经JESD204B接口分4路同步输出至测试系统。测试系统对采集到的高速信号进行解串、解码、解帧等转换操作后，完成功能验证并进行傅里叶变换以测量芯片动态参数。测试系统采集到的高速输出信号及转换后的输出时域图分别如图9、图10所示。

图9 高速输出信号

图10 转换后的输出时域图

经重复性测试，模数转换器的输出解码成功率可达100%，SFDR测量值可达到78dBFS，与器件手册相符，测试结果稳定可靠，验证了测试系统对12.5Gbps传输速率、40Gbps数据吞吐率的JESD204B接口接收端的测试能力。

3 结语

本文针对12.5Gbps JESD204B接口芯片的功能和参数量产测试需求，突破测试系统高速信号完整性设计、基于ATE的JESD204B协议发送端接收端功能设计等关键技术，实现了一种12.5Gbps JESD204B接口芯片量产测试技术。通过搭建高速串行接口芯片测试系统，验证了系统的16Gbps高速信号准确传输能力；通过对两款高速转换器芯片的测试方法研究，攻克了12.5Gbps传输速率、40Gbps数据吞吐率JESD204B接口发送端接收端功能的测试难题，实现了高速JESD204B接口芯片的量产测试。

后续将继续提升测试系统的高速信号收发速度，完善测试系统功能，实现对PAM4信号、PCIE等高速接口的测试以及高速协议物理层参数的测试，形成完整的高速串行接口测试体系，加速我国高速高性能器件测试的工程化进程，为后续相关标准的制定提供实验及数据支撑。