多电源供电系统的上电时序设计

张妞

摘要：随着高速数字信号的快速发展，上电时序对多核处理器和高速接口集成电源的设计变得越来越重要。严格的上电时序保证设备不会损坏，并进入良好的工作状态。基于CPLD的多功率上电时序控制设计更加可靠、稳定和精确。

关键词：多电源;供电系统;上电时序;设计

引言

随着高速数字信号的快速发展，数字信号的处理方法越来越丰富。具有集成多核和高速接口的处理器为复杂嵌入式系统的设计提供了便利和灵活性。电源在整个设计中是不可缺少的。上电时序分步操作是打开各种集成电路模块大门的最重要的事情。严格的上电时序确保设备不会损坏，并进入良好的工作状态。然而，传统的上电时序是由一个定时控制电路（延时电路）控制的，它容易受到外界环境，如温度等因素的影响。基于CPLD控制的上电时序比延时电路更可靠、更稳定、更精确。

一、多电源的上电时序

在集成電路的设计中，整个系统或主板上有多个电源，如5V、3.3V、1.8V、1.5V、1.2V等。从开机上电到内核上电再到核心上电（中央处理器、现场可编程门阵列、数字信号处理器）输入输出上电，整个上电过程都有严格的时序控制，上电控制的时序就是上电时序。许多设备，如中央处理器、现场可编程门阵列和数字信号处理器，具有不同的电源电压和不同的上电时序。对于同一器件，内核与I0之间的上电时序也有严格要求。混乱的通电时间会导致整个系统崩溃或设备损坏。严格的通电时间确保设备不会损坏并进入良好的工作状态。

在传统的上电定时控制中，采用延时电路进行控制。当设置延时电路时，数据手册通常给出上电软启动计算公式。根据该公式确定通电时间，不同的电源模块将有不同的计算公式。然而，延时电路的器件电容容易受到温度的影响，使得上电时序不准确。

二、上电、掉电时序的有关问题及注意事项

（一）上电、掉电时序中出现的问题

为了保证芯片的可靠运行，应用处理器的通电和断电通常遵循一定的时间顺序。以i.MX6UL应用处理器为例，在设计中必须满足芯片手册的开机和关机时序，否则在使用产品时可能会出现以下情况。其一，上电阶段的电流过大;其二，设备启动异常。其三，最坏的情况会对处理器造成不可逆转的损害。可以看出，通电和断电定时在保证系统可靠运行方面起着重要作用。

（二）上电、掉电时序中的注意事项

（1）上电时序

1.VDD_SNVS_IN必须单独或与VDD_HIGH_IN一起通电，之后其他电源才能通电。

2.如果VDD_ SNVS_因由纽扣电池供电，请确保在打开任何其他电源之前将其连接。

3.VDD高速应在VDD高速之前打开。

（2）掉电时序

1.VDD_SNVS_IN必须单独或与VDD_HIGH_IN一起断电，并且在此之前必须关闭所有其他电源。

2.如果VDD_ SNVS_因由纽扣电池供电，请务必在关闭任何其他电源后将其移除。

（3）基于CPLD基础上的上电时序控制

为了实现更准确和稳定的上电时序，对原上电时序模式进行了改进。CPLD用于控制著名电源的上电时序。在DC-DC线性调节器模块中，“开/关”或“EN/SSN”引脚用于使能电源模块的输出。本文的设计是利用CPLD来控制这些使能引脚，从而达到精确控制电源上电时序的目的。

该设计采用可编程逻辑器件CPLD，具有很强的灵活性。用硬件描述语言编程。首先，禁止所有电源模块输出。利用中央处理器、可编程门阵列、数字信号处理器等器件的复位功能：通过对可编程逻辑器件的计数来控制使能信号的延时输出，从而达到精确控制上电时序的目的。使能信号使电源模块能够输出各种电压并检测各种电压的输出。当电压正确时，输出电压后时钟信号使能，然后复位完成。当电压不正确时，报警复位和其他过程被触发。

结束语

综上所述，本文通过介绍一种基于CPLD的多电源上电时序控制的设计方案，并与用延时电路控制上电时序进行了比较。基于可编程逻辑器件的上电时序控制比延时电路更可靠、更稳定、更精确，因为可编程逻辑器件可以灵活、准确地编程实现计数延时，并且受环境影响相对较小。同时在多电源供电系统中上电时序的设计，本文阐述了明确的介绍，为多电源供电系统中上电时序的设计提出了自己的薄建。

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