3bit-ADC底极板与顶极板采样分析

苏庆

摘 要：经典ADC/DAC中，为消除顶极板采样保持电路中存在的电荷注入与时钟馈通影响，常常采用底极板采样电路。基于此，本文利用Cadence Spectre工具，对ADC中顶极板采样和底极板采样的波形及SNDR等参数进行分析，发现底极板采样稳定性较好，但能耗相对于顶极板采样更大。顶极板采样由于功耗小、失真小、SNDR较大，一般适用于低位ADC中。

关键词：ADC;底极板采样;顶极板采样;SNDR

中图分类号：TP391.41;P631.83 文献标识码：A 文章编号：1003-5168（2019）14-0078-02

Analysis of 3bit-ADC to Bottom Plate Sampling and Top Plate Sampling

SU Qing

（Chongqing University of Posts and Telecommunications，Chongqing 400065）

Abstract： The bottom plate sampling circuit is often used to eliminate the influence of charge injection and clock feed-through in the roof  sample and hold amplifier of classical ADC/DAC. Therefore， this paper used the Cadence Spectre tool to analyze the waveforms of the top plate sampling and bottom plate sampling in the ADC and the parameters such as SNDR. It’s concluded that the stability of bottom plate is better， but the energy consumption is larger than top plate sampling. Because of its lower power consumption， lower distortion and larger SNDR， the climax sampling is generally used in low ADC.

Keywords： ADC;bottom plate sampling;top plate sampling;SNDR

高精度ADC要求采樣保持电路（Sample and Hold Amplifier，SHA）有足够高的速度与精度，SHA是ADC的关键模块之一，性能制约着高精度ADC的整体性能。电容在采样电路中起着重要作用，电容型SHA的能量效率更高[1]。在电容型SHA中，主要有顶极板采样（Top-plate Sampling）和底极板采样（Bottom-plate Sampling）两种采样的开关方式。顶极板采样中，由于MOS开关管存在电荷注入效应和时钟馈通效应[2]，使SHA电路出现非线性误差。在经典采样电路中，底极板采样技术应用相对较广泛，主要原因是该方式可以有效消除采样开关的电荷注入。但由于底极板采样通过试探法来连接开关，因此相比于顶级板采样来说，消耗了更多能量，功耗较大。

1 采样架构

一般ADC的原理结构分为对模拟信号的采样及对采样信号的量化编码两部分。采样保持电路结构主要由采样频率控制时钟信号、电容、开关等组成，是ADC的第一级，直接对输入模拟信号进行跟踪、采样和保持，性能直接制约了ADC的整体性能。采样保持电路将外界连续变化的模拟信号转化为离散信号并保持足够的时间以供后级电路进行量化编码，从而实现输入信号的从模拟信号到数字信号的转换。

在采样电路中，顶极板采样采用电容采样开关。与运算放大器相比，电容消耗的功耗和占用的面积较小。输入模拟信号经过CMOS互补开关后，一端接后级量化电路，另一端接电容开关后接参考地。顶极板采样利用电容两端电压充放电及压差不变的特性来控制采样开关的通断状态。

底极板采样利用电容的底极板采样，上极板保持电荷，在采样开关断开前，先隔断保持电荷与上极板的电荷通路，用以消除电荷注入与时钟馈通。底极板采样包括采样电容、两个或多个开关。对于使用MOS管做开关的电路来说，还应增加一个非重叠时钟电路来控制电容充放电的开关。传统的非重叠时钟发生器设计采用与或非门以及反相器链组成延时单元。通过改变反相器的使用数量或者直接改变MOS管的宽长比，改变延迟时间。

2 底极板与顶极板采样仿真

在3bit-ADC中，设置仿真中的输入正弦波信号幅度为0.5V，频率[fc]为10MHz，采样频率[fs]为100MHz。通过对3bit-ADC顶极板采样和底极板采样进行分析可知，采样保持电路中只有顶极板和底极板采样方式不同，量化编码电路完全相同。

对于底极板采样，设置MOS管的3个非重叠时钟信号分别为clk1、clk2、clk3，输入高电平为1V，低电平为0V的初始时钟信号clk1，在保持时钟周期不变的基础上对clk1进行处理，得到clk2及clk3。其中，clk2与clk1同相，clk1的高电平带宽比clk2延迟了100ps;clk3与clk1反相，clk3的高电平带宽比clk1小200ps，clk1的下降沿与clk3的上升沿之间间隔100ps。

2.1 采样波形图

3bit-ADC经过顶极板采样和底极板采样后，进行量化编码前的波形如图1所示。

在图中可以明显看到，顶板采样中波形比较理想，失真较小。而底极板采样电路的波形中毛刺现象较为严重。这主要是因为底极板采样电路的电压有上升也有下降，在开关试探时会出现需重新拨回开关的可能性，增大了误差。

2.2 3bit-ADC电路的SNDR值

根据经验值设置采样电路中CMOS开关的MO管的沟道宽度和长度，[L=2wn]，[W=wn]。对[wn]扫描分析得到信号噪声失真比（SNDR）随[wn]的变化图象。分析可知，顶极板采样图象稳定性较差，但最大SNDR值比底极板采样的最大值高。顶极板采样ADC的SNDR值在[wn]较小的范围内均比底极板采样高，说明在该沟道宽度范围内顶极板采样性能更好。3bit-ADC理想的SNDR值为：

[SNDRideal=6.02×ENOB+1.76=6.02×3+1.76=19.87]

对顶极板采样，当NMOS管沟道的宽[wn=10μm]时，[SNDRmax=19.525 3]dB，此时对应的PMOS管沟道的宽[wp=39.050 6μm]。对底极板采样，[wn=31.622 6μm]时，[SNDRmax=19.422 9]dB，此时对应的PMOS管沟道的宽[wp=63.245 2μm]。

3 结语

通过Cadence Spectre仿真工具分析得到，顶极板采样在较小的沟道长度和宽度内的失真较小，性能较好。但顶极板电容阵列的寄生电容会引入非线性，一般适用于低位低功耗采样电路，节省一些开关功耗。底极板采样有效减小了非线性误差以及動态失配，提高了ADC的精度。虽然底极板采样功耗较大，SNDR值稍小，但由于其精度高、稳定性好等优良特性，在实际高精度数模、模数转换等研究中应用广泛。

在底极板ADC中，由于传统非重叠时钟发生器中的时钟电路模块独立于输入信号发生器，定义非重叠时钟属性的参数在电路集成后不能改变，给器件应用带来很大限制。因此，在一些研究及生产应用中，通过设置控制电压，得到占空比不同的输出信号，从而产生非重叠时钟，用占空比可调的非重叠时钟发生器代替传统非重叠时钟发生器[3]。

参考文献：

[1]马俊.顶极板采样桥式电容阵列低功耗高速度逐次逼近型模数转换器的研究与实现[D].上海：复旦大学，2013.

[2]毕查德·拉扎维.模拟CMOS集成电路设计[M].西安：西安交通大学出版社，2003.

[3]张学敏，王卫东.一种占空比可调的两相非重叠时钟发生器[J].电路与系统学报，2013（1）：427-431.