基于CPCI架构卫星信号数据存储平台的硬件设计

文/刘红伟

1 引言

跟踪与数据中继卫星系统（TDRSS）是一个利用同步卫星和地面终端站，对中、低规飞行器（以下统称为用户航天器）进行高覆盖率测控和数据中继的测控通信系统。载于同步卫星上的用户终端通过中继卫星接收地面终端站的前向指令和数据，并将用户航天器产生的遥测、遥感和其他数据实时地发送到地面终端站。KSA（Ka band single access）作为TDRSS系统中继卫星和地面终端站之间的Ka频段单通路通信，具有单通路、单址、单波速、远距离传输、高速数传的特点。高速数据传输接收系统作为地面终端站重要组成部分，具备高速数据传输信号的解调译码功能，同时能够将译码后的基带数据按业务帧进行实时转发和存储，用于事后误码测试。在该数据处理平台上，自高速数据传输接收系统收到一帧完整的传输帧数据（以传输帧末位为参考）至发出网络数据包的时间差定义为返向数据处理时延，反映了基带数据处理单元的处理性能，要求该处理延时不大于40ms。

2 硬件平台总体设计

基于CPCI架构卫星信号数据存储平台包含处理器最小系统、FPGA、交换芯片TSI578等单元，如图1所示。平台的硬件设计涉及处理器最小系统的设计和基于FPGA、交换芯片TSI578的高速数据传输通道设计。

2.1 处理器最小系统设计

P2020NXE2KHC高性能处理器是Freescale公司的PowerQUICC系列的CPU芯片，主频最高可达1200MHz，集成2个e500v2内核及独立的64kB L1 Cache和共用的512kB L2 Cache，还集成了1个DDR控制器、SerDes接口、增强型Local Bus、千兆网、UART等丰富的功能单元。主要应用在通信和工业控制的高端领域中，是一颗用于控制类层面的处理器。处理器通过Local Bus总线与SDRAM、FLASH相连；通过DDR控制器外挂5片DDR3芯片，通过以太网接口连接PHY芯片BCM5461S；通过DUART接口连接RS232收发器，如图2所示。

2.2 处理器与DDR3的连接设计

P2020NXE2KHC与DDR3连接的电路原理框图如图2所示。总共5片DDR3芯片挂接到P2020NXE2KHC的DDR控制器上，其中4片拼接成容量2GBytes位宽64bits的DDR3存储器，用于存储用户数据，另一片DDR3芯片接到P2020NXE2KHC的DDR控制器的ECC管脚，用于ECC校验。P2020NXE2KHC具有一个64位DDR3存储器控制器，总共寻址空间为32Gbit。本设计中DDR3芯片选用ISSI公司的IS43TR16256A-125KBLI，它单片具有4Gbit容量，16位数据位宽，每个控制器选用4片该颗粒，拼成64bit位宽，总寻址空间为16Gbit。

2.3 高速串行数据传输通道设计

接收机接收卫星高速数据并进行解调译码，解调译码后的基带数据通过RapidIO高速串行通道传送给实时数据转发平台的FPGA，FPGA内部逻辑实现基带数据的一分二，其中一路通过PCIE高速串行总线传输到主板并存储到挂接其上的SSD磁盘阵列中，另一路通过RapidIO高速串行通道传送给RapidIO交换芯片之后转发到处理器P2020NXE2KHC，在处理器中完成协议转换通过双网口传送给本地计算机，如图1所示。

3 系统测试

根据卫星信号数据实时转发平台的设计功能，搭建如图3所示的测试平台，设置测试环境：全数字卫星信号模拟源调制方式为SQPSK，信息速率为200Mbps，编码方式为LDPC7/8，接收解调单元设置对应参数。

实时性指标测试：当接收解调单元完成锁定后，开始记录基带数据10分钟，然后按照设置帧长度将数据进行排列，读入的数据完全排列整齐，用软件对解调时间码与数据转发时间码进行提取，任意一帧数据二者之差波动范围在1.5ms至2ms之间，远远小于40ms的指标要求，符合系统的实时性。

4 结束语

本文针对高速卫星数据传输接收系统基带数据处理的业务需要，设计了一种基于CPCI架构的高速卫星信号基带数据实时转发平台，详细设计了该处理平台的处理器最小系统设计和高速数据传输通道设计。经搭建测试平台对600Mbps卫星基带数据进行实时处理进行测试，反映该平台处理性能的返向数据处理时延不大于2ms，远小于40ms的性能指标。未来还可在软件体系架构、多核处理等方面进行深入研究。

图1：实时数据转发平台硬件框图

图2：处理器最小系统框图

图3：卫星信号数据实时转发测试平台