带有p型岛的超低导通电阻绝缘体上硅器件新结构

代红丽，赵红东，王洛欣，石艳梅，李明吉，李宇海



带有p型岛的超低导通电阻绝缘体上硅器件新结构

代红丽1, 2, 3，赵红东1，王洛欣2，石艳梅2，李明吉2，李宇海3

(1. 河北工业大学电子信息工程学院，天津 300401；2. 天津理工大学电气电子工程学院，天津 300384； 3. 光电信息控制和安全技术重点实验室，天津 300308)

为了减小绝缘体上硅(SOI)器件的比导通电阻，提高器件的击穿电压，提出一种带有p型岛的SOI器件新结构．该结构的特征如下：首先，漂移区周围采用U型栅结构，在开启状态下，U型栅侧壁形成高密度电子积累层，提供了一个从源极到漏极低电阻电流路径，实现了超低比导通电阻；其次，在漂移区引入的氧化槽折叠了漂移区长度，大大提高了击穿电压；最后，在氧化槽中引入一个p型岛，该高掺杂p型岛使漂移区电场得到重新分配，提高了击穿电压，且p型岛的加入增大了漂移区浓度，使器件比导通电阻进一步降低．结果表明：在最高优值条件下，器件尺寸相同时，相比传统SOI结构，新结构的击穿电压提高了140%，比导通电阻降低了51.9%．

绝缘体上硅；击穿电压；比导通电阻

随着半导体技术的快速发展，由于绝缘体上硅(SOI)器件具有高速、低功耗和很好的介质隔离等优点，被广泛应用于功率器件中[1-3]．功率MOS器件的两大目标是提高击穿电压(BV)和降低比导通电阻(on,sp)[4-7]．实现高的击穿电压需要增加漂移区长度和降低漂移区浓度(d)，但因为on,sp∝BV2.5，提高击穿电压过程中会使比导通电阻增大，所以解决on,sp和BV之间的矛盾关系成为该领域内的研究热点[8-9]．场板技术、超结技术等相继被提出，得到广泛应用，但这些技术并没有缩小漂移区长度而降低on,sp；槽技术的提出虽然能够缩短器件尺寸和降低on,sp，但on,sp的大小仍然受到漂移区浓度的很大控制，不能很大程度地降低[10-12]．因此，通过增加漂移区长度和降低漂移区浓度来提高BV的同时，on,sp也不断增加，导致器件的功耗增加，限制了SOI 器件的发展．所以，如何实现高的击穿电压BV和尽可能低的比导通电阻on,sp，成为目前该领域设计者们要解决的关键问题[13-16]．

为了缓解BV与on,sp之间的矛盾关系，本文提出一种带有p型岛的U型栅SOI结构(p-UG SOI)，该结构是在漂移区内引入U型栅极(UG)和SiO2介质槽，并在SiO2槽内引入一个p型岛．U型栅极在漂移区周围从源极到漏极形成一个高密度电子积累层，从而形成一个低电阻电流通路，使器件的比导通电阻on,sp非常低；SiO2介质槽对漂移区长度进行折叠，大大提高了击穿电压BV，同时缩小了器件尺寸，也进一步降低了on,sp；SiO2介质槽内引入的p型岛由高掺杂多晶硅形成，在该p型岛的调制下，漂移区电场得到重新分配，使器件在更高的漂移区浓度下，降低了比导通电阻on,sp，同时提高了击穿电压BV．本文利用二维数值仿真软件MEDICI对器件的参数进行仿真优化，并与传统SOI(C-SOI)结构、U型栅SOI(UG SOI)结构进行比较，结果表明，p-UG SOI LDMOS具有更高的优值．

1 器件结构与机理

图1为p-UG SOI的结构示意．在开启状态下，GS＞th，GD＞0，DS＞0，二极管D1承担了主要的栅漏电压(GD)．在U型栅极的侧壁，受栅压的影响，聚集了大量的电子，形成了一个高密度电子积累层，其浓度远高于漂移区的大部分区域，从而从源到漏形成一个低电阻电流通路(如图1中的红色箭头所示)；SiO2槽内加入p型多晶硅岛后，漂移区浓度d得到提升，使on,sp有所下降，但相比U型栅，p型岛对on,sp的影响不是很大，这样漂移区的比导通电阻on,sp主要由U型栅决定，而与漂移区浓度d几乎没有关系．

图1 p-UG SOI 结构示意

在关断状态下，DS＝DG＞0，二极管D2承担了主要的漏栅电压(DG)．器件的击穿电压BV主要由漂移区内引入的SiO2介质槽来承担．SiO2介质槽对漂移区进行了折叠，增加了漂移区的有效长度d，大大提高了击穿电压BV；引入的p型多晶硅岛，对漂移区电场进行了调制，因为on,sp几乎不受漂移区浓度d的控制，这样可以通过改变d来进一步提高击穿电压BV，而不会影响到on,sp．

仿真过程中采用的器件结构参数如表1所示．

表1 器件参数列表

Tab.1 Listof the device parameters

2 仿真结果与分析

2.1 器件反向击穿特性分析

图2为UG SOI和p-UG SOI两种结构的漂移区表面电场分布．因为SiO2介质槽对漂移区的折叠作用，两种结构的表面电场被分配到、′、′′之间，即SiO2介质槽几乎承担了全部的漏极高电压，提高了击穿电压BV．从图中可以看出，两种结构的沿线′′电场分布基本相同，但p-UG SOI结构的电场分布中出现了一个电场峰M和一个电场谷V，这是由于在段引入了p型多晶硅岛，该p型岛距离SiO2介质槽的左边沿很近，从而对附近的漂移区产生了额外的耗尽作用，对漂移区电场进行了重新调制，使漂移区源端的电场变得不均匀．因此，为了满足RESURF条件，需要提高漂移区浓度d，这样进一步降低比导通电阻on,sp，提高击穿电压BV．

图2 沿线ABB′A′电场

图3为C-SOI、UG SOI和p-UG SOI这3种结构在击穿时的电势线分布．从图3(a)中可以看出，C-SOI结构的漂移区电势线分布非常不均匀，在源区表面非常密集，而漂移区几乎没有承担电压，因此器件的击穿电压BV非常低．p-UG SOI和UG SOI两种结构由于都引入了SiO2介质槽，槽内的电势线分布非常密集，SiO2介质槽承担了很高的漏电压，且两种结构都采用了U型栅结构，比较C-SOI结构，埋氧层中聚集了大量的电势线(如图3(b)、(c)所示)，所以两种结构的击穿电压BV都非常高；而p-UG SOI结构中，引入的p型岛对附近的漂移区电场进行了重新分配(如图3(b)、(c)中黑色虚线框所示)，比较UG SOI结构，p-UG SOI结构中黑色虚线框内上半部分的电势线变得稀疏(＝3μm附近)，下半部分的电势线变得密集(＝4μm附近)，这也与图2中出现的电场谷V和电场峰M相对应，因此需增大漂移区浓度d来抑制电场分布的不均匀，这样就可进一步提高器件的击穿电压BV．

2.2 器件正向导通特性分析

图4为C-SOI、UG SOI和p-UG SOI这3种结构的电流线分布(漏电压d＝0.5V，栅源电压为GS＝15V)．图4(a)中的C-SOI结构虽然电流传输距离很短，但由于其漂移区浓度过低，所以其比导通电阻on,sp非常高；而UG SOI和p-UG SOI两种结构在U型栅的侧壁聚集了大量的电子，电流密度非常高(见图4(b)、(c))，而漂移区大部分成中性电流很小，所以该两种结构的比导通电阻on,sp受漂移区浓度d的影响很小，几乎全部由U型栅决定，比较C-SOI结构，这两种结构的比导通电阻on,sp都非常低；p-UG SOI结构中由于引入了p型岛，在p型岛的辅助耗尽作用下，源端的电场变得不均匀(图2)，需增大漂移区浓度，因此，p-UG SOI结构的比导通电阻on,sp较UG SOI结构又有所降低．

图3 不同器件击穿时的电势线分布

图5为C-SOI、UG SOI和p-UG SOI这3种结构的跨导值m随栅源电压GS的变化曲线(漏电压d＝4V)．从图中可以看出，UG SOI和p-UG SOI两种结构的m曲线基本重合，在栅源电压GS约为2V时，跨导值开始迅速增大，而C-SOI结构在GS约为4V时才开始增大，这是因为UG SOI和p-UG SOI两种结构均采用了U型栅极，使栅源电压对漏极电流的控制能力加强．C-SOI结构在GS＝7.6V时跨导m达到最大值为2.1×10-5S，UG SOI和p-UG SOI两种结构分别在GS＝6.4V和GS＝6.8V时跨导m达到最大值，分别为2.3×10-5S和2.4×10-5S．且从图中可以看出，3种结构的跨导在最大值左右的一个范围内基本不再随GS的增加而变化，这是由于载流子速度达到饱和，跨导呈现一个与栅源电压无关的饱和值．

图4 不同器件电流线分布

图5 不同器件的跨导随VGS的变化

2.3 器件结构参数对BV、Ron,sp的影响

图6为在C-SOI、UG SOI和p-UG SOI这3种结构中漂移区浓度d对BV和on,sp的影响．1＝0.2mm，2＝1.2mm，3＝1.5mm，4＝0.1mm．由图中可以看出，随着d的增大，各结构的击穿电压BV都是先升高后降低，比导通电阻on,sp一直降低．C-SOI结构由于优化d很低，为2×1015cm-3，所以其击穿电压BV也很低，为95V，比导通电阻on,sp很高，为3.1mΩ·cm2；UG SOI结构在优化d为3×1015cm-3时，击穿电压BV为205V，比导通电阻on,sp为1.6mΩ·cm2；p-UG SOI结构的优化d为6×1015cm-3时，击穿电压BV为228V，比导通电阻on,sp为1.49mΩ·cm2，较C-SOI结构击穿电压提高了140%，比导通电阻降低了51.9%．图7为p-UG SOI结构中p型岛的掺杂浓度p对BV和on,sp的影响．从图中可以看出优化p为1×1020cm-3时，击穿电压BV为228V，比导通电阻on,sp为1.49mΩ·cm2，当p减小时，p型岛对漂移区的耗尽作用减小，BV也逐渐减小；当p增大时，漂移区不能完全耗尽，BV也会降低．且从图6和图7中可以看出，p-UG SOI结构由于U型栅的影响，比导通电阻on,sp随d和p的变化并不明显，即on,sp几乎不受d和p的控制．因此，可以通过改变d和p来提高器件的击穿电压BV，而不会影响到on,sp，从而有效地缓解了on,sp∝BV2.5的矛盾关系，提升了器件性能．

图6 Nd对BV和Ron,sp的影响

图7 Np对BV和Ron,sp的影响

图8为p-UG SOI结构中p型岛的结构尺寸对BV和on,sp的影响．从图中可以看出，改变1、2、3、4的数值器件的比导通电阻on,sp的变化不明显，这是由于U型栅对on,sp大小起了主导作用，这与前述分析是一致的．从图中可以看出，1的优化范围为0.1μm＜1＜1.0μm，当1＜0.1μm时，p型岛距离SiO2介质槽的左边沿太近，导致关断状态下的电势线在此处过于密集而提前击穿，BV降低；当1＞1.0μm时，p型岛距离SiO2介质槽的左边沿太远，对漂移区的电场调制作用越来越小，而使BV下降．2的优化范围为0.4μm＜2＜1.6μm，同1类似，当2＜0.4μm时，p型岛下方距离SiO2介质槽的底部太近，使大量电势线聚集而提前击穿，BV降低；当2＞1.6μm时，p型岛距离SiO2介质槽的下边沿太远，p型岛对漂移区的电场调制作用越来越小，而使BV下降．3的优化范围为1.0μm＜3＜2.0μm，当3＜1.0μm时，p型岛过小，对漂移区的电场调制作用不明显，BV较低；当3＞2μm时，p型岛过大，致使其上方聚集大量电势线而提前击穿，使BV下降．4的优化范围为0.1μm＜4＜0.2μm，当4＞0.2μm时，p型岛下方的电势线变得越来越密集而导致提前击穿，使BV下降；鉴于器件工艺尺寸要求，p型岛的宽度不宜过小，本文仿真取4最小为0.1μm．因此，当取优值1＝0.2μm、2＝1.2μm、3＝1.5μm和4＝0.1μm时，器件的击穿电压BV达到最高值228V．

图8 d1、d2、d3、d4对BV和Ron,sp的影响

表2 不同器件优化后的BV，on,sp，FOM

Tab.2 BV，Ron,spandFOM optimized values of different devices

图9 不同器件结构的优化结果比较

2.4 器件动态特性分析

图10为p-UG SOI器件(取前述FOM值最高时的各参数值)的动态开关特性分析，图10(a)为测试电路，在栅极施加输入脉冲in，测试输出电流ds、输出电压ds随时间的变化关系．其中电源电压DD＝20V，所加的输入电压为GS＝10V，上升和下降时间均为5ns．从图10(b)和(c)中可以看出，p-UG SOI结构的开启时间和关断时间分别约为2ns和4ns．器件导通时输出电流ds为4.59×10-5A/mm，输出电压ds为1.64V；关断后器件输出电流ds迅速复为0，输出电压ds迅速恢复为电源电压20V．因此，p-UG SOI结构具有非常快的开关速度．

图11为p-UG SOI器件制作的关键工艺步骤．①刻蚀p型顶层硅(含氧化层和Si3N4屏蔽层)，形成U型槽，利用SIMOX工艺进行氧离子植入(包括拐角处)，并留下单晶硅种子晶体，再经过高温退火形成栅氧及对离子植入过程造成的损伤进行修复. ②在种子晶体硅上外延生长N型硅并进行化学机械平坦化(CMP)，再刻蚀该N型硅形成器件的漂移区. ③移除表层的氧化层和Si3N4，淀积形成SiO2槽及表面保护层并进行CMP，刻蚀SiO2槽形成制作p型岛的沟槽，填充p型多晶硅(精确控制速度以形成更为准确的高度)，再淀积SiO2并进行CMP．④通过刻蚀、离子注入方法形成p阱和N+源区、漏区以及D1管的N+区，再淀积SiO2并进行CMP．⑤淀积p型硅形成D1管N+区上的p型区并进行CMP．⑥通过离子注入方法形成p+体接触区及栅接触区，再淀积SiO2并进行CMP；刻蚀氧化层后溅射金属以形成栅、源和漏各电极，最后淀积钝化层以保护器件．

图10 器件开关特性

图11 p-UG SOI结构的关键工艺步骤

3 结 语

本文提出了一种带有p型岛的超低导通电阻绝缘体上硅器件新结构．通过数值仿真软件分析了器件的反向击穿特性和正向导通特性以及多种参数对器件性能的影响．仿真结果表明，在最高优值条件下，器件尺寸相同时，相比传统SOI结构，新结构的击穿电压提高了140%，比导通电阻降低了51.9%，优值FOM达到34.9MW/cm2．因此，本文结合了SiO2槽和U型栅的优点，再利用p型岛对漂移区电场重新调制，很好地缓解了击穿电压BV与比导通电阻on,sp之间的矛盾，提升了器件性能．

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Ultralow Specific On-Resistance of a Silicon on Insulator Device with a p-Type Island

Dai Hongli1, 2, 3，Zhao Hongdong1，Wang Luoxin2，Shi Yanmei2，Li Mingji2，Li Yuhai3

(1. School of Electronics Information Engineering，Hebei University of Technology，Tianjin 300401，China；2. School of Electrical and Electronic Engineering，Tianjin University of Technology，Tianjin 300384，China；3. Key Laboratory of Electro-Optical Information Control and Security Technology，Tianjin 300308，China)

An ultralow specific on-resistance(on,sp)of a silicon on insulator(SOI)device with a p-type island is proposed to reduce the specific on-resistance and improve the breakdown voltage of an SOI device. The device has the following features. First，a U-shaped gate is installed around the drift region. In the on-state，the U-shaped gate induces a high-density electron accumulation layer along the sidewall，which provides a low-resistance current path from the source to the drain，to achieve an ultralowon,sp. Second，an oxidation trench is introduced into the drift region. This oxidation trench can fold the drift region length，which considerably increases the breakdown voltage. Finally，a p-type island is introduced. The highly doped p-type island redistributs the drift region electric field，which improves the breakdown voltage. The addition of the p-type island also increases the drift region concentration，which further decreases the deviceon,sp. Simulation results show that under the condition of the highest FOM，the breakdown voltage is increased by 140%，and the specific on-resistance is reduced by 51.9% compared with a conventional SOI device at the same cell pitch.

silicon on insulator(SOI)；breakdown voltage；specific on-resistance

10.11784/tdxbz201803043

TN335

A

0493-2137(2019)03-0321-08

2018-03-13；

2018-08-29.

代红丽（1978— ），女，博士研究生，讲师，daihonglitjut@163.com.

赵红东，zhaohd@hebut.edu.cn.

国家自然科学基金资助项目(61401306)；“十三五”国防科技重点实验室基金资助项目(61421070104)．

the National Natural Science Foundation of China(No. 61401306)，the National Key Laboratory of Science and Technology Foundation of China(No. 61421070104).

(责任编辑：王晓燕)