基于ADF4001的锁相频率合成电路设计

摘 要：本文以锁相环芯片ADF4001BRU为核心，利用CPLD芯片XCR3064XLVQ44控制ADF4001BRU输出，与环路滤波器和压控振荡器共同构成锁相频合电路，设计实现了一32.768MHz的正弦波输出。

关键词：ADF4001BRU；锁相环；CPLD

中图分类号：TN74 文献标识码：A 文章编号：2096-4706（2018）04-0055-02

Abstract：In this paper，the PLL chipADF4001BRU as a core，CPLD chip XCR3064XLVQ44 control ADF4001BRU output，jointly phase-locked loop filter and voltage controlled oscillator constitute frequency synthesizer circuit，implementing a 32.768MHz sine wave output.

Keywords：ADF4001BRU；phase-locked loop；CPLD

0 引 言

在无线通信系统接收端，通常要求接收到的射频信号经下变频后输出的音频信号频率稳定度达到10-7以上，这就要求与射频信号进行混频的信号精度高、稳定性好。当前通常使用锁相环（PLL）芯片构成频率合成电路来实现。本文介绍了以ANALOG DEVICES公司的锁相环芯片ADF4001BRU为核心器件，利用CPLD进行信号控制构成的频率合成电路，输出一个单频点、稳定度和精度良好的信号。

1 总体设计方案

设计目标为实现一个32.768MHz的单频点信号，频率稳定度为10-8级别，幅度大于等于7dBm，偏离中心信号500kHz范围内杂散信号抑制在60dB以上，在频偏100KHz处测得相噪≤-115dBc/Hz。

电路设计简图如图1所示，锁相环电路主要由10MHz高精度恒温晶体振荡器、锁相环芯片ADF4001BRU、环路滤波电路、32.768MHz压控振荡器（VCXO）、缓冲放大电路等组成。

为实现频率稳定度为10-8级别的信号，本设计的基准频率采用频率稳定度为10-8的10MHz恒温晶体振荡器输出的信号。

2 关键电路设计

2.1 锁相环设计

ADF4001BRU是ANALOG DEVICES公司生产的一款单片集成的射频PLL芯片，可用来作为要求极低噪声、稳定基准信号的PLL的时钟源，它由低噪声数字鉴频鉴相器（PFD）、精密电荷泵、可编程参考分频器和可编程13位N分频器组成。

如圖1所示，VCXO输出频率32.768MHz给ADF40 01BRU，经过分频（÷2048）得到一个频率fv，基准频率10MHz信号输出给ADF4001BRU后经过分频（÷625）得到一个基准频率fr，fv在鉴相器与基准频率fr进行比较。当fv=fr时，鉴相器输出一个很窄的脉冲，经由环路滤波器平滑后送到VCXO，保持频率不变；当fvfr时，鉴相器输出一个负脉冲，使VCXO压控端电压下降，降低输出频率。在环路锁定时，VCXO的输出频率锁定。

ADF4001BRU分频公式为：FVCO=N/R*FREFIN

式中，FVCO为锁相环输出频率，FREFIN为基准频率，R为14位可编程参考分频器的分频比，分频比为1～16383；N为13位程序分频器的分频比，分频比为1～8191。

在本设计中，基准频率为10MHz，要求锁定输出信号为32.768MHz，设定R=625，N=2048。

2.2 环路滤波电路设计

在锁相环电路设计中，环路滤波器的参数选择至关重要，环路滤波电路可以滤除由锁相环芯片输出的误差电压中的高频分量和噪声。本设计采用AD公司的ADSIM软件进行参数设置和仿真，并在实际电路调试中不断微调器件参数，参数设计不当时频谱会翘起，本设计由电阻、电容组成，参数设置如图2所示。

2.3 CPLD端口定义

电路CPLD芯片XCR3064XLVQ44的端口管脚中，TCK、TDI、TDO、TMS定义为程序加载端口。P2、P3、P4管脚分别对应于ADF4001BRU的LE（使能脚，低电平有效）、DATA（数据脚）、Clock（时钟输入脚，上升沿有效）。CPLD向DATA输出24位频率控制字，低两位为地址位，00代表设置R分频器，01则是设置N分频器；高19位是数据位，在Clock信号沿下逐位输给锁相环芯片。

3 电路设计输出

利用Candence软件绘制电路图，电路经DRC检查后，生成网表，导入PCB编辑器中。考虑到信号干扰问题，本设计采用四层板，分别是TOP层、GND层、VCC层和BOTTOM层。

印制板加工并装配器件。初调时，先用万用表检查是否有器件焊接短路，其次检查电压是否正常。

利用频谱分析仪测量调试后的单板，看是否输出32.768MHz的信号。为了更好地观察信号的杂散现象，设置频谱分析仪的中心频率为32.768MHz，SPAN为1MHz，输出频谱如图3所示，信号幅度为10.96dBm，偏离中心信号500kHz范围内杂散信号均被抑制在70dB左右，满足使用要求。

进行相位噪声测试，仪表选用底噪较好的噪声仪安捷伦E4443A，将单板和仪表良好接地后，设置噪声仪SPAN=200KHz，在频偏100KHz处测得相位噪声≤-115dBc/Hz，满足目标。

4 结 论

本文讲述了以锁相环芯片ADF4001BRU为核心的电路设计，实现了单频点32.768MHz的信号输出，信号幅度、稳定度、相位噪声符合需求。该电路结构简单，功耗少，体积小，便于调试，在无线通信系统中得到广泛应用。

参考文献：

[1] 远坂俊昭.锁相环（PLL）电路设计与应用 [M].何希才，译.北京：科学出版社，2006.

[2] 张雪.基于ADF4351低噪声频率合成器设计与实现 [J].科技展望，2015.

[3] 李页瑞.基于ADF4350锁相频率合成器的频率源设计与实现 [J].电子技术应用，2016.

作者简介：董小丽（1985-），女，汉族，河南濮阳人，通信工程师，射频电路设计师，哈尔滨理工大学硕士研究生。研究方向：射频电路设计。