集成电路版图设计技巧

成玉

摘要 随着信息科技的迅猛发展，集成电路在应用方面的普及度也在不断的增加，而芯片尺寸也呈现出不断缩小的趋势。集成电路产品只有拥有更小的尺寸和更好的良率才能在市场竞争中脱颖而出，这就要求版图设计人员拥有更加专业的水平和更高的技能。本文通过介绍版图设计的一般流程和验证方法，进一步分析和探讨了集成电路版图设计的技巧。

【关键词】集成电路 版图设计 技巧

1 集成电路版图设计概述

集成电路设计的流程通常包含系统设计，逻辑设计，电路设计，版图设计，以及之后的仿真。版图设计在整个设计流程的最后阶段，它是将电路设计转换为物理版图的设计过程，它的主要内容是根据电路设计合理的规划布局和布线。

由于版图设计里面包含了整个芯片设计所有的逻辑信息和设计内容，也是芯片制造所依赖的数据基础。因此，芯片产品性能稳定与否取决于版图设计的质量。这就要求版图设计者必须对集成电路的制造工艺，电子元件的特性以及电路的工作原理有一定的了解。还需要设计人员能够熟练的使用版图设计软件以提高工作效率。设计者只有具备这些专业技术能力，才能设计出面积小而且性能稳定的芯片版图。

目前企业应用比较多的版图设计软件是Cadence。它的设计功能比较强大，几乎涵盖了整个集成电路设计和验证所需的大部分功能，软件界面十分人性化，软件操作也十分稳定和方便。

2 集成电路版图设计流程

2.1 与电路设计者进行有效的沟通

首先，在版图设计开始之前，版图设计师需要跟电路设计师取得良好的沟通。需要了解他对于工作进度的安排，以及对版图面积的要求。知道哪些功能模块在电路中特别重要，哪些器件需要进行高度的匹配以及哪些模块之间可以就近摆放或者需要进行相应的隔离处理。还包括要了解电路中哪些是大电流的部分，需要多大的线宽等等一系列版图设计的细节。版图设计师只有在设计的初始阶段尽可能多的了解和熟悉版图设计中的要点和值得注意的事项，才能在整个芯片设计过程中更有针对性的进行优化以符合电路设计师的要求。

2.2 全局规划设计

全局规划设计（也称为Floor Plan），即为所有版图模块提供合理的布局和布线规划。模块的布局要考虑串扰和噪声的影响，要把有干扰的模块隔远一点，连线密集的模块可以靠近放置。布线规划的时候要规定电源线和地线的分布，大电流部分要预留充足的走线空间。合理的布局布线不但能够节省版图的面积，还能够提高后期版图设计的效率。

2.3 分层设计

分层设计是在全局规划的基础上，按照从大模块到小模块的设计顺序，将各种功能模块的电路划分为一个个单元，然后合理的设计这些单元内部的子模块和器件。通过先完成底层子模块级别的版图设计，再一层一层逐步往上，进一步整合完成最上层的整个集成电路的版图设计。

2.4 版图的验证

为了实现最优化和最紧凑的版图面积，就需要对版图设计的布局布线进行不断的调整和改进，与此同时还要使用验证工具对版图检查，查看是否遵守工艺设计的规则。

2.4.1 DRC验证（Design Rules Checker）

DRC是设计规则检查，是根据工艺设计规则对版图进行检查，如果发现存在违反设计规则的地方会在版图上标记，并显示错误的原因。此时，版图设计工程师就要根据提示做出相应的更改，直到没有DRC报错为止。在版图设计的最初阶段就要对每个模块进行DRC验证，以确保每一个底层的模块都是符合设计规则的。否则如果等到最上层布局布线完成后，才发现模块内部有大量的DRC错误就会很难修改，有的甚至会影响到整个项目的进度。

2.4.2 ANT检查（Antenna）

ANT就是指天线效应检查，天线效应是指在工艺刻蚀的过程中金属线会不断吸收游离的电荷从而使电位升高，如果这根金属线连接到晶体管的栅极就会因为高电位而把晶体管的栅极击穿。ANT会检查金属的面积和栅极的面积比例，如果长金属存在天线效应，就需要利用上层金属线进行跳线或者增加一个二极管通过接地来释放电流。

2.4.3 ERC验证（Electrical Rules Checker）

ERC是一种电学规则检查，用于查看版图中的线路有没有短路、开路和浮动结点的现象。在ERC检测到短路错误后，它将会提示错误的坐标，版图工程师就需要根据工具的报错提示寻找问题并修改。

2.4.4 LVS验证（Layout Versus Schematic）

LVS是版图和原理图之间的比较检查，是比较版图和原理图的元件和它们之间的连接关系是不是一致。如果它们之间存在差异，LVS就会报告错误，就需要对差异的部分修改，直到版图和电路图完全相同。

2.5 寄生与仿真

在芯片制造期间，因为工艺偏差将引起一些寄生参数，分别为寄生电阻、寄生电感与寄生电容。由于寄生参数无处不在，因此在版图设计之后需要提取寄生信息，并重新执行仿真以验证最终的版图是否符合電路的功能设计。

3 集成电路版图设计技巧

版图设计是一个需要重复优化改进的过程，所以版图设计工程师只有掌握一定的设计技巧才能提高工作效率。

3.1 版图的匹配

在集成电路的工艺制造时，会伴随一些随机误差、梯度误差等很多充满不确定的因素，从而使得生产出来的实际芯片产品与理论上的参数存在一定的工艺偏差，这种偏差就是器件的不匹配造成的。随着半导体工艺尺寸的不断缩小，导致器件不匹配和成品率降低的现象日益增多，这对电路的性能造成了很大的影响。特别是对模拟电路而言，器件的匹配对产品特性的精准度十分重要。因此，版图设计师必须熟悉一些基本的方法和技巧来处理器件的匹配。无论是晶体管还是电阻和电容匹配都要遵循器件相互靠近摆放、方向一致以及周围环境相同的原则，以下是一些常用的匹配方法。

3.1.1 叉指匹配

叉指匹配是一维共质心阵列，这种方法通常应用于晶体管和电阻，也应用于其他任何要求匹配的器件。以晶体管为例，当晶体管尺寸非常大的时候，要想达到良好的器件性能就需要将晶体管分割为若干个相同尺寸的小晶体管，并且进行共质心的叉指匹配。例如两个晶体管被标记为A和B，那么叉指结构就是ABAB或者ABBA。这两种叉指匹配中ABBA形式的匹配度相对更好一点，能使晶体管的参数差异最小化，如图1所示。

3.1.2 交叉耦合匹配

通常在模拟电路中精度需求较高的匹配元件，就要使用交叉耦合的匹配模式。该模式是二维的共质心阵列，这种匹配模式比一维的叉指匹配模式达到的匹配度更高，工艺的失配影响更小。而且这种匹配方式布局更加紧凑和分散，多应用于晶体管的匹配或者电容的匹配，较少应用于电阻的匹配，如图2所示。

3.1.3 虚拟器件

在需要匹配的器件两端放置虚拟器件，虚拟器件的大小要跟匹配器件的尺寸相同，同时要保证匹配器件间的距离相同。如果遇到需要高度匹配的器件就要在器件的四周都加上虚拟器件，这样才能使每个匹配器件周围的刻蚀环境一致，防止四边的匹配器件被过度刻蚀。但这种方法会占用较多的面积，使用时要考虑面积是否可行。

3.2 版图的噪声与串扰

在布局布线的过程中，会有很多寄生电阻和寄生电容。寄生电阻会使电压产生漂移，导致额外的噪声产生，而寄生电容的耦合也会对信号产生干扰。这些寄生参数不但会对电路的性能造成，更有可能使芯片不能正常的工作。所以在布局布线的时候版图工程师需要掌握一些技巧来减少寄生参数对芯片的影响。

（1）把电流较大的金属线加宽。

（2）需要进行对称的信号线要尽量做到相似，这样才能使信号线上的寄生电阻相似。

（3）时钟信号线应该避免与其他信号线重叠，也要加大与其他信号线之间的间距。

（4）在电路中，遇到敏感的信号线，可以通过在两侧添加金属线接地进行保护。

（5）信号线之间不能平行着走很长的距离，彼此之间交叉的走线方式比平行着走线要好。

（6）对于模块的输入和输出信号则要避免交叉。

（7）模拟電路中的数字部分要围一圈保护环进行隔离，如果有必要可以加双层的保护环。

（8）在布线的过程中要注意避免从匹配的器件上走线，以免寄生电阻和耦合电容对器件产生影响。

4 结束语

综上所述，集成电路的版图设计十分复杂，需要进行系统性的规划才能很好的完成。要想高效的完成一个版图设计除了要能熟练使用版图设计的工具，了解版图设计的规则和流程，还需要掌握更多设计相关的技巧。而这些都跟版图设计工程师的经验密切相关，设计者要学会总结版图设计的技巧，从实践中不断提升版图设计的水平。

参考文献

[1]（加）Dan Clein.CMOS集成电路版图一概念、方法、与工具[M]，北京：电子工业出版社，2006 （03）：2-4 58-60.

[2]（美）Christopher Saint/Judy Saint.集成电路掩模设计一基础版图技术[M].北京：清华大学出版社，2006，7-16.