数字控制PFC中3路8bits时分复用SARADC的设计

王青　汪荣昌

摘要：本文设计了3通道8bits时分复用SAR ADC，采用电荷再分配方法实现8位DAC，自校准比较器降低比较器的偏移误差。所设计的模数转换器采样频率1.6MHz，输入电压范围为0-3.3V。该设计在Chartered 0.18μm工艺中实现，后仿真表明，当以1.6MHz采样频率采样30kHz正弦输入信号时，INL和DNL分别在-1.00LSB/+1.11LSB和-0.72LSB/+0.95LSB内。

关键词：数字PFC控制器；逐次逼近型模数转换器；时分复用

中图分类号：TP303+.3 文献标识码：A 文章编号：1007-9416（2018）01-0003-02

数字控制的功率因数校正（PFC，Power Factor Correction）器以其可编程性、对噪声的鲁棒性、对参数变化的低敏感性等优点被越来越广泛的选择[1]。模数转换器（ADC，Analog-to-Digital converter）是数字控制PFC整流器中一个重要的组成部分，它负责对整流器的反馈信号进行采样，并将其提供给数字补偿器[2]。

相比于高的采样速度的流水线型ADC和高分辨率Σ-Δ型ADC，逐次逼近型（SAR，Successive Approximation Register） ADC具有低功耗、低成本和小的芯片面积，这使得它成为超大规模集成电路设计中一个有竞争力的选则[3]。

常规数字P FC整流器由于需要多个ADC对不同模拟量进行处理，使得成本较高。本文采用时分复用技术，只引入一个SAR ADC，来优化优化PFC芯片面积。

1 时分复用SAR ADC

图1是时分复用SAR ADC的结构图，包含DAC、比较器和一个数字逻辑电路。其中DAC的电容也作为采样保持电容。在逐次逼近过程采用二进制搜索算法以获得最佳数字值。模拟信号的采样值与DAC所产生不同的参考电压相比，比较的结果将决定DAC下一个输出的反转。当DAC的输出与采样信号相匹配，可以得到最佳的数字值。整个过程由数字控制逻辑电路来完成[3，4]。

1.1 DAC和采样保持电路

电荷再分配法是DAC中经常采用的方法，因为它的电容阵列同时可用作采样保持电容，这样可以降低功耗[4，5]。一个典型的8bits并联电容阵列如图2所示，它包含二进制加权电容、开关和一个比较器。其转换过程可分为三个阶段。第一阶段是采样阶段，这期间所有电容的上极板被连接到Vcm，下极板连接到输入电压Vin，开关SP1和SPD关闭来采样Vin和共模电压Vcm。第二级是保持级，在此期间关闭上板开关，下板连接到地。从采样阶段到保持阶段，电容上极板不释放电荷，因此电荷保持守恒，即Qs=QH。这两个阶段中电容上极板的电荷为：

（1）

第三阶段是再分配阶段。首先最大电容的下极板连接在参考电压Vref上，Vref是从两个相同的串联电容上分压使Vp以1/2Vref步长增加。如果Vp比Vcm大则认为是逻辑1，电容连接到Vref。否则就认为是逻辑0，电容连接到地。最后，下一个电容有效位被切换到Vref以进一步转换。该位重复n次循环，直到所以数据完成转换。

1.2 比较器

高速，低偏移，低功耗的比较器对SAR ADC非常有吸引力。虽然MOS晶体管技术可以实现高速低功耗，但是晶体管失配会导致比较器的失调電压增加[6]。本文采用了一种自校准动态锁存式低噪声比较器。如图3所示，由于采用了电荷泵电路替代前置放大器，所以此失调校准技术不需要静态直流电流来消除偏移。与传统的比较器相比，它不仅实现了低失调电压，而且还实现了低功耗。在校准模式期间，比较器的所有输入节点从信号输入切换到共模电压Vcm。在这种情况下，如果比较器的输出为高电平，则电容器充电以提升Vc。否则Vc下降。C1/C2比值定义了校准的准确度。每个采样周期对比较器进行校准，校准精度由C1/C2确定。

2 仿真结果

采用Chartered 0.18μm工艺实现所设计的ADC，其版图如图4所示，占版面积约为0.062mm2。在输入30kHz信号时， INL在-1.00LSB/+1.11LSB之间（图5），DNL在-0.72LSB/+0.95LSB之间（图6）。

参考文献

[1]Wanfeng Z， Guang F， Yan-Fei L. A Direct Duty Cycle Calculation Algorithm for Digital Power Factor Correction（PFC） Imlementation[C]. IEEE 35th Annual on Power Electronics Specialists Conference， Germany，2004：2326-2332.

[2]Chao Y， Ye Z， Yumei Z. A Design of Embedded SAR ADC for Digital PFC[J]. Micro. & computer，2011，28（2）：77-81.

[3]Tong S， Dongmei L. Overview of Successive Approximation Analog-to-Digital Converters[J]. Micro.，2007，37：523-530.

[4]Peilei X. A Design of 10-bit SAR ADC[D]. Chengdu： University of Electronic Sci. and Tech. of China，2010.（Chinese）

[5]Hwang-Cherng C， Yi-Hung C. 1V 10-bit successive approximation ADC for low power biomedical applications[C]. 18th European Conference on Circuit Theory and Design，2007：196-199.

[6]Masaya Miyahara， Yusuke Asada， Daehwa Paik and Akira Matsuzawa. A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs[C]. IEEE Asian Solid-State Circuits Conference， Japan，2008：269-272.