基于FPGA的DDS技术在巨磁阻涡流探伤中的应用

马利涛++梁龙学++张小金

摘 要：文中设计了一种基于FPGA的14位高精度DDS作为巨磁阻传感器涡流探伤仪的激励源。该激励源不仅可以输出14位正弦激励信号，还可以通过NISOⅡ主控模块对输出波形的频率进行调节。实验结果表明，该激励源可实现从0～1 MHz频率的调节，且频率分变率可达0.02 Hz。

关键词：DDS；高精度；FPGA；激励源

中图分类号：TP39；TN741 文献标识码：A 文章编号：2095-1302（2017）10-00-03

0 引 言

随着巨磁阻传感器涡流探伤技术的不断发展，对激励源信号的稳定度、精确度和频率可调范围要求越来越高，而以振荡器作为激励源，只能产生频率在小范围可調的激励信号，无法系统地满足要求。为解决这些问题，就需要用到直接数字频率合成技术。直接数字频率合成 （Direct Digital Synthesis，DDS）是一种以数字信号处理作为理论基础，产生基于参照时钟的输出信号频率可调的精密仪器[1]。本文介绍了一种基于FPGA的14位高精度DDS的设计方法。该方法不仅可以实现信号在较宽频率范围的连续变化，且输出精度高，成本低廉，便于移植和采集。

1 DDS的基本原理

直接数字频率合成在奈奎斯特理论条件下对信号进行离散采样，然后将采样结果送给数模转换器对信号进行数模转换，最后再将转换后的信号经过低通滤波器实现时域采样[2]。而直接数字频率合成的实现一般利用相位与振幅的关系，对波形的相位进行分段，并分配相关地址。在每个时钟周期，这些地址被提取，相关振幅采样，形成预期波形。DDS系统框图如图1所示

2 利用FPGA实现DDS的设计

高速、高性能的数字器件是实现直接频率合成的技术基础。而FPGA具有数据处理速度高、集成规模大、现场可编程以及具有强大计算机辅助设计软件支持等优点[3]，使得它非常适合用来实现直接频率合成。故本文选用Cyclone Ⅳ型FPGA中的EP4EC6芯片并使用设计软件Quartos II来完成DDS信号发生器的设计。

2.1 相位累加器模块设计

相位累加器模块是DDS系统用来实现相位累加和存储的部分，其输出的结果为幅值转换ROM表的寻址地址[4]。相位累加器由数字全加器和寄存器两部分组成，由于系统使用的时钟频率为125 MHz，要求频率分辨率为0.02 Hz，故本系统设计的相位累加器模块如图2所示，由32位全加器和32位寄存器组成。

图2 32位相位累加器设计图

由图2可知，当时钟的上升沿到来时寄存器中的数据会被送到全加器的a端口，与b端口的频率控制字fow相加，并将相加的结果再存到寄存器中，如此在时钟信号的推动下相位累加器就实现了相位序列的量化。DDS输出信号的一个周期就是相位累加器的一个周期，即相位累加器的加满溢出时间[5]。

2.2 正弦波ROM与压缩优化的设计

ROM的计算公式为2N×D，其中，N为ROM的地址位数，D为数据量化位数，故N（ROM地址位数）越大，查找表所需的空间越大[6]。因此，在设计DDS时，应选择一个合理的N，并根据波形特性，运用ROM压缩算法对ROM进行压缩以减少ROM单元数量。本系统选择了32位频率控制字并以高15位用于生成ROM地址，将ROM数据量化为14位的输出，ROM为215×14 b。如果不对ROM进行压缩，ROM所需空间就很大，故本系统采用粗细分割算法对ROM进行压缩并抑制DDS的相位杂散。

由于ROM的大小制约了查找表方法的发展，也为DDS引入了杂散误差。因此通过压缩数据可进一步压缩ROM的大小并抑制DDS的杂散[7]。本文采用了粗细分割算法对数据进行压缩，其结构如图3所示。在这种体系结构中，相位值θ分为三个组成部分，即α，β和η，故公式sin（θ）可以表示为：

由图3可知，粗值ROM中储存低分辨率采样，细值ROM储存插值样品，再通过加法器将两个ROM的输出相加合成正弦函数。

由上述讨论可知，粗细分割法可以压缩ROM的大小并改善DDS的杂散，故本文以相位累加器的高15位作为ROM的寻址地址，以15位地址的最高位和次高位分别作为符号转换和地址转换模块的使能信号，且其余13位作为ROM的数据地址。在ROM中存储[ 0 ～π/ 2 ]的正弦波数据，然后根据粗细分割法将ROM的13位数据地址分割为（6，4，3）三部分，0≤α≤π/2，0≤β≤π/27，0≤η≤π/211。该算法将一个有2（α+β+η）存储单元的ROM分割为两个大小分别为2α+β和2α+η存储单元的ROM。由于精细表的数值很小，故只需要使用三位输出即可。由此可以得到数据的压缩比大约为29∶1。本文所设计的ROM压缩模块如图4所示。

2.3 VHDL实现

集成DDS模块、PLL模块、KEY模块和NISOⅡ模块通过4×4矩阵键盘向NISOⅡ内核输入数据，对DDS的频率控制字进行控制，如图5所示。图中的CLK为时钟信号，经PLL模块输出的125 MHz稳定信号作为DDS的时钟信号，fow（31∶0）为频率控制字。

3 DDS信号发生器的外围硬件设计

3.1 D/A转换器设计

查找表中读出的是正弦波的数字幅度值，只有经过D/A转换器（DAC）才能将其转换成相应的模拟波形[8]。为了提高数据处理结果的精度和速度，需要选用有高转换精度和速度的DA芯片。综上所述，本系统采用ADI公司生产的自带片内基准电压的14 b高速DA转换AD9764，同时AD9764还可以通过滑动变阻器RW1来改变其基准电压实现对输出信号幅值的控制，其最高采样速率为125 MS/s，满足工业级应用[9]。其应用电路如图6所示，由于AD9764采用差分信号输出，故输出信号还必须经过由OP690组成的电压跟随器将差分信号转换为单端信号输出给滤波器。endprint

3.2 低通滤波器与电压放大器设计

经D/A转换后，输出含有大量高频谐波的阶梯型波，因此必须经过滤波器进行归一化滤波后才能得到平滑的输出波形[10]。本设计采用一个输入与输出阻抗同为50 Ω，截止频率1 MHz且外带最小衰减111 d B的七阶椭圆低通滤波器。由于DAC芯片输出的电压幅度比较小，再经过滤波器衰减后，其幅度一般只有几百毫伏，所以必须经过放大器放大才能输出合适的电压幅度。放大芯片选择TDA2030， 其采用双电源供电，电压放大位数A=1+R8?R6=21。经过此电路后其输出信号的峰峰值变为6 V，这样就可以驱动探头线圈在试件上产生巨磁阻傳感器能够探测到的涡流次级磁场[9]。其七阶椭圆低通滤波和功率放大电路如图7所示。

4 输出信号测试分析

本文的累加器位数为32位，以125 MHz的信号作为系统时钟，由公式?F= FCLK?2N可知DDS输出波形的分辨率为0.02 Hz。由累加器分析可知，频率控制字不同，累加器的溢出周期就不同，即改变频率控制字K就可以改变DDS的输出周期。由直接频率合成原理可知，K= （2N×Fout）?FCLK，故由公式可得K不同值对应的理论频率值和实际输出值。误差分析见表1所列。

由表1分析可知，本文所设计的基于FPGA的DDS技术的巨磁阻传感器涡流探伤系统激励源的误差约为0.015 Hz。由直接频率合成原理可知，将十进制数转化为二进制时会出现较大误差，从而影响了输出频率，同时DA芯片和椭圆滤波电路的非理想性以及相位截断引入的杂散误差等都会造成输出频率的误差。

当K=34 560时，DDS的输出频率为1 kHz，其输出波形在示波器上的显示如图8所示。由图8可以看出，本文设计的基于FPGA的DDS，其输出波形平滑且其电压的峰峰值达到6 V，符合系统要求，可以驱动巨磁阻传感器探头进行探测。

5 结 语

基于巨磁阻传感器涡流探伤仪激励源系统，利用基于FPGA的DDS正弦信号发生器作为信号源不仅能够输出平滑的波形信号，还具有频率变化范围宽和频率分变率高等优点，同时也充分发挥了FPGA的优点，使得DDS系统的频率控制字位数、累加器的位数和ROM的深度及量化位数都可以根据实际需要来修改，提高了DDS的灵活性。本系统引入NISOⅡ内核作为控制中心，来控制DDS的频率控制字K的值。此举不仅可以更好地利用FPGA中的资源，同时也能有效提高系统的集成度。通过对内核软件编程就可以改变输出频率的大小，使系统具有更大的灵活性。

参考文献

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