基于多核SoC的雷达信号处理机设计

陈 亮

(中国空空导弹研究院，河南 洛阳 471000)



基于多核SoC的雷达信号处理机设计

陈 亮

(中国空空导弹研究院，河南 洛阳 471000)

随着雷达信号处理需求的快速增加，在满足处理需求的同时，降低功耗和缩小体积成为设计的难点。设计和实现了基于TI公司多核SoC芯片66AK2L06的雷达信号处理机系统。该系统利用66AK2L06集成的数字上/下变频模块和JESD204B接口，实现了多核SoC+高速ADC/DAC的处理架构，相较于传统的DSP+FPGA+高速AD/DA架构，功耗降低了40%左右，布板面积也大为减小，同时利用66AK2L06的多核心及FFT协处理器，运算能力也得到了增强。

雷达信号处理机；多核SoC；66AK2L06；脉冲压缩

0 引言

雷达信号处理技术迅猛发展，对信号处理机的运算实时性和传输带宽提出了更高的要求，同时对系统的体积和功耗限制更加严苛。某型线性调频体制雷达信号处理系统，主要的任务为对雷达接收机输出的模拟信号进行模数转换，并进行信号检测和参数测量，同时为雷达发射机提供发射参考信号[1]。具体的要求为：输入和输出均为4路载频为1 GHz、带宽为92.16 MHz的模拟信号；脉冲重复周期为数十微秒，相参帧时间为数毫秒，即需在一个脉冲重复周期内完成对当前接收信号的混频抽取滤波和脉冲压缩运算，在一个相参帧时间内完成相参积累、目标检测和距离角度速度等信息的测量[2]。

目前信号处理机多采用DSP+FPGA的架构，FPGA作为协处理器，提供高速AD/DA数据接口，信号上下变频，脉冲压缩等预处理工作。DSP作为主处理器，实现信号检测、参数测量等功能。由于FPGA功耗体积均较大，同时开发周期较长，因此限制了信号处理机的集成度和开发周期。本系统采用TI公司推出的多核SOC 66AK2L06，它具有数字上/下变频模块和JESD204B接口，可以和高速ADC/DAC直接连接并进行预处理，省去了FPGA，从而提高了系统集成度并且降低了功耗。66AK2L06具有4个C66+DSP核心、2个Cortex-A15 ARM核心、两个硬件FFT核，工作频率可以达到1.2 GHz，同时，该芯片还具有两通道的PCIE接口，方便多片互连。两片66AK2L06，峰值处理能力可以达到153.6 GFLOPs，能够满足系统的实时性需求[3]。

1 系统总体设计

本信号处理机系统由四部分组成，分别是4通道高速AD接收单元、4通道高速DA发射单元、多核SoC处理单元和IO接口控制单元。信号处理系统的硬件框图如图1所示。

高速AD接收单元采用两片ADC32RF45芯片，该芯片有两个ADC通道，最高采样率为3 GS/s，精度为14 bit，数字输出接口为JESD204B接口，同时内部具有数控振荡器(NCO)和抽取滤波模块。因此该芯片除了具有数据采集的功能外，还可将射频信号混频至中频信号，同时降低数据率。

高速DA发射单元采用两片DAC38J84芯片，该芯片的最高采样率为2.5 GS/s，精度为16 bit。同时此芯片集成4个DAC通道，每两个DAC通道共用一组内插滤波模块和NCO，因此可将中频数字信号混频至射频，并且通过内插提高数据率后，输出两组I、Q模拟信号。

图1 信号处理系统硬件框图

图2 发射数据流示意图

多核SoC处理单元采用两片66AK2L06作为核心处理器件，66AK2L06具有收发各4通道JESD204B接口，速率达到7.37 Gb/s，可以直接和具有JESD204B接口的高速AD/DA相连，同时内部集成了数字上下变频模块，可将接收到的数字中频信号混频至基带信号。两片66AK2L06共具有8个C66+核心，4个Cortex-A15 ARM核心，均可运行于1.2 GHz的主频。浮点运算能力可以达到153.6 GFlops。同时每片66AK2L06还具有2个FFT核心，支持最高8 192点的FFT运算。为了满足存储需要，每片 66AK2L06扩展了4片DDR3存储芯片，容量为4 GB，速率为16 00 MHz。两片66AK2L06之间采用2通道的PCIE2.0总线进行通信，速率最高可达5 Gb/s。每片66AK2L06的功耗在100℃壳温下仅为6～12 W，大大低于高性能FPGA的功耗。

IO接口控制单元主要用于产生控制雷达其他分机的控制信号，以及接收其他分机传送给信号处理机的状态信号。

2 系统收发数据流设计

2.1 发射数据流

本系统中共有四路发射信号，以I、Q同时的方式进行输出，每一片66AK2L06和DAC38J84负责两路信号的产生。以通道1和通道2为例，如图2所示。

首先产生两路92.16 MS/s×16 bit的基带信号，在66AK2L06中利用自身集成的正交上变频和内插滤波模块对每一路基带信号进行正交上变频和4倍内插滤波，产生I、Q路中频复数信号，数据率为368.64 MS/s×16 bit。经过8b/10b编码和并转串后，利用4通道的JESD204B接口以7.372 8 Gb/s的速率将数字信号传输给DAC38J84，在DAC中再经过6倍内插，以2 211.84 MS/s的速率将I、Q模拟信号传输到雷达系统的模拟上变频模块。

2.2 接收数据流

本系统中共有4个接收通道，每一片66AK2L06和ADC32RF45负责两路信号的接收，以通道1和通道2为例，如图3所示，ADC以2 949.12 MHz的采样率对每一路射频模拟信号进行采样。采样后的数字信号经过NCO正交下变频，并进行8倍抽取，变为I、Q两路、数据率为368.64 MS/s、精度为16 bit的数据。经过8b/10b编码后，通过4通道JESD204B接口，以7.372 8 Gb/s的速率传输给66AK2L06，66AK2L06利用内部的数字变频模块进行二次下变频，并进行4倍抽取滤波，变为92.16 MS/s×16 bit的I、Q数据，将其送入基带处理模块进行后续的基带处理。

图3 接收数据流示意图

3 基带数据处理设计

本系统中将8个C66+核心和4个FFT核心分为四组处理单元，每组处理单元中有2个C66+核心和1个FFT核心，四组处理单元并行处理4路基带I、Q数据[4]。

第一路基带数据进行二维恒虚警和目标检测等处理；第二、第三路数据仅进行脉冲压缩和相参积累等处理，并将处理后的数据传给第一组处理单元，由其进行最后的测距、测角、测速和信息融合。第四路基带数据在校准时使用。ARM核心负责发送和接收其他分机的信息，并负责系统状态的监控。基带数据处理流程如图4所示。

(1)脉冲压缩

基带数据送入脉压处理逻辑，首先进行512点的FFT处理，然后与匹配函数进行点乘，之后进行IFFT以完成匹配接收。其中匹配接收所需匹配函数可根据发射信号波形提前生成并保存。另外为降低脉压输出信号的旁瓣，在IFFT之前还需要进行旁瓣抑制处理。匹配函数与旁瓣抑制滤波在实际应用中可以先行合并一次性处理。脉冲压缩的示意图如图5所示。其中的FFT和IFFF可以利用FFT信息进行加速。

(2)相参积累和二维CFAR

脉压后的数据按照距离门进行排列，相同距离门的数据在加窗处理后进行FFT，由此可以得到速度和距离二维矩阵。

雷达接收的回波信号中不但包含有目标信号，也有各种噪声、杂波和干扰信号。采用固定门限进行检测时，如果门限设高了，则可能发生漏检；而门限设置低了，则会产生大量虚警。为了提高雷达的性能，现代雷达信号处理中通常采用各种恒虚警的方法来保证雷达信号检测具有恒虚警率(CFAR)特性[5]。该设计中，在距离-多普勒二维平面进行联合滑窗处理，这样利用了两个维度的信息，更有利于目标的检测，距离-多普勒二维平面恒虚警处理窗选取米字窗。二维CFAR仅利用主通道信息来检测目标的有无，同时测定目标的速度和距离。

第一组处理单元接收第二组处理单元和第三组处理单元传来的通道信息进行测角处理。

图4 宽带数据处理流程

图5 脉冲压缩处理流程

4 结论

本文以雷达信号处理机的设计为背景，利用TI公司的高性能多核SoC 芯片 66AK2L06的超高处理能力和具有数字前端、能够和高速AD/DA进行互联，并且能够对数据进行抽取/内插滤波的特点，实现了高性能并行雷达信号处理机。该架构的信号处理部分，即两片多核SOC满负荷实测功耗为20 W左右；之前使用的DSP+FPGA+高速AD/DA架构中的处理部分，即一片TMS320C6678 DSP，一片6V315T FPGA的满负荷实测功耗为32 W左右，功耗节省约40%。且集成度更高，开发效率更为灵活。

[1] 张彦峰. 基于FPGA+DSP 的通用SSR 信号处理机[J]. 现代电子技术，2013，36(17)：20-22，26.

[2] 何华兵,李文龙,杨士义. 高重频雷达导引头变PRF抗遮挡方法设计[J]. 四川兵工学报，2015，36(5)：46-48.

[3] 郑章汝，王红敏，李冬，等. 基于TMS320C6678 的雷达信号处理机设计[J]. 工业控制计算机，2012，25(11)：14-15.

[4] 杨剑， 张月， 陈曾平. 数字化通用信号处理机设计[J]. 电路与系统学报，2009,14(4)：25-28.

[5] 吴海洲，陶然，单涛．数字电视辐射源雷达基于空域滤波的直达波获取[J]. 兵工学报，2009,30(2):226-230.

[6] 杨刚,向聪,袁子乔,等. 基于TMS320C6678的ISAR实时成像方法研究[J].火控雷达技术，2015，44(2)：37-41.

Design of radar signal processor based on multicore SoC

Chen Liang

(China Airborne Missile Academy, Luoyang 471000, China)

With the rapid increase of the radar signal processing demand, it is difficult to reduce the power consumption and area to meet the processing requirements. In this paper, we design and implement a radar signal processor system based on 66AK2L06 multi-core SoC chip of TI. The 66AK2L06 used in this system integrates digital up / down converter module and JESD204B interface. It can realize the multi-core SoC+high speed ADC/DAC radar signal processing architecture, and compared with the traditional DSP+FPGA+ high speed AD/DA architecture, power consumption is reduced by about 40%. The board area is also reduced. At the same time, the operation ability can also be enhanced by using multi cores and FFT coprocessor.

radar signal processor; multi-core SoC; 66AK2L06; pulse compression

TN957.52-34

A

10.19358/j.issn.1674- 7720.2017.12.007

陈亮. 基于多核SoC的雷达信号处理机设计[J].微型机与应用，2017,36(12)：23-25，28.

2016-12-18)

陈亮(1985-),男，硕士，工程师，主要研究方向：雷达信号处理。