基于28nm工艺下的LVDS发送器设计

罗庆红，刘怡俊，叶剑科，陶永耀，阳昕，李邵川

（1.广东工业大学，广州 510006；2.炬芯(珠海)科技有限公司，珠海 519000；3.熠芯（珠海）微电子研究院有限公司，珠海 519000）

基于28nm工艺下的LVDS发送器设计

罗庆红1，刘怡俊1，叶剑科1，陶永耀2，阳昕2，李邵川3

（1.广东工业大学，广州 510006；2.炬芯(珠海)科技有限公司，珠海 519000；3.熠芯（珠海）微电子研究院有限公司，珠海 519000）

在对LVDS发送器电路的基本原理与结构研究的基础上，设计一种高速低电压差分信号(LVDS)发送器电路。电路采用台湾积体电路制造公司（TSMC）的28nm HKMG工艺设计实现，采用一种新型的数据同步采样设计。仿真结果表明，该发送器电路在电源电压为3.1V的工作条件下，有发送端匹配电阻存在的情况下，发送器在单端输出摆幅400mV的情况下消耗平均功率为39mW。

广东省和广州市科技项目（No.2016B090904001、No.2016B090918126、No.2014B090901061、N2015B090901060、No.2015-B090908001、No.2014Y2-00211）

0 引言

随着半导体技术的发展以及社会信息化的程度越来越高，芯片之间的通信频率要求越来越高，传输的数据量也越来越大。此时传统的传输技术遇到了挑战，芯片通信速度成为了一个瓶颈问题。20世纪90年代，LVDS接口技术的出现，为解决当前这一瓶颈问题提供了可能。LVDS（Low Voltage Differential Signaling）即低压差分信号接口，具有传输速度高、抗噪声能力强、功耗低、成本低等诸多优点。目前，LVDS技术已得到广泛的应用。

本文给出的LVDS发送电路是在 TSMC 28nm HKMG工艺下设计实现。首先介绍了发送器的规格方案，然后对系统设计的关键技术进行了阐述和仿真，随后给出了发送器的仿真结果及分析。

1 LVDS发送系统设计规格

图1所示为LVDS发送和接收基本架构，包括奇偶两个通道，每个通道包括4组data lane和1组clock lane，其中data率和clock频率的关系为7:1，且clock的占空比为57.6%。这里，clock表征像素时钟，data为一个像素点对应的所有数据，包括色深以及 DE、VSYNC、HSYNC等，色深支持6bit和8bit。

下面给出单通道LVDS发送数据与RGB数据的映射关系，分为6位和8位色深两种情况。对于6位色深，RGB数据为 3×6=18bit，再加同步信号（VSYNC、HSYNC）以及数据使能DE，一共21bit数据，所以只需要3个发送数据通道：TX0+/TX0-，TX1+/TX1-，TX2+/ TX2-，以及时钟通道：TXCLK+/TXCLK-。对于8位色深，RGB数据为3×8=24bit，再加同步信号（VSYNC、HSYNC）以及数据使能DE，一共27bit数据，所以需要4个发送数据通道：TX0+/TX0-，TX1+/TX1-，TX2+/ TX2-，TX3+/TX3-，以及时钟通道：TXCLK+/TXCLK-。

此外，还可以给出各种数据的映射功能，我们可以以此实现PCB的灵活走线。如果PCB走线连接到接收端的端口顺序和发送端输出的端口顺序相反，那么不需要更改 PCB走线，只需要调整发送端发送数据的顺序即可。

LVDS发送器电路由锁相环、基准电压源、并串转换和驱动器这几大模块组成。如图2所示，PLL模块为电路提供精准时钟，保证数据同步性，基准电压源为驱动电路提供基准偏置电压。

2 LVDS发送系统关键技术

LCD控制器会同时向LVDS发送端送出输入数据LVDSIN<34:0>和输入时钟信号CK_LVDS。为了能够准确地对数字数据进行采样，实现后续的模数接口转换，需要合理安排采样时序。

本设计中采用的方法如下：CK_LVDS用作内部同步锁相环PLL的参考输入，PLL输出和它同步的时钟信号CK1X和CK7X，用作发送电路的并串转换时钟。在数据同步设计中，具体做法是：采用CK7X对CK1X进行采样，抓取三排之后输出时钟信号CKIN，然后用CKIN去采样输入数据LVDSIN<34:0>，由此可以实现安全采样。

此外，考虑到输入数据和输入时钟的时序关系，系统要求数据和时钟在模数界面上要对齐，即时钟偏移skew要小。本设计中给出skew约束，即data相比时钟的skew为+-1ns范围内。

锁相环（Phase Locked Loop，PLL）是LVDS接口系统中的关键模块。在LVDS接口系统中，它为整个系统提供稳定、精确的片内时钟。PLL的锁定过程仿真及相位误差仿真如图3、图4所示，TC、BC、WC分别为芯片的三种工作环境。

图2 发送器电路结构图

图3 PLL锁定过程仿真

图1 LVDS收发系统基本架构

图4 PLL相位误差仿真

图6 LVDS发送电路仿真

PLL整体仿真结果如表1所示,三种工作环境下，PLL电压最终都达到稳定，说明锁相环可以正常进入锁定状态，锁定时间都小于8us，相位误差小于20ps。此设计满足最初的设计标准。

表1 PLL整体仿真结果

图5 发送器仿真模型

3 发送器电路仿真及功耗分析

发送器的仿真采用Agilent示波器和逻辑分析仪，仿真模型如图5所示，输出差分信号间跨接100欧姆的电阻 ，并分别接2pF的电容。

当数据频率为700MHz，共电极电压V_COM= 1.05V时，发送器仿真结果如图6所示。图6为输出低压差分信号瞬态波形图，发送器在700MHz数字信号的输入频率下，完成数字信号到低压差分信号的转化，其电压幅度为372mV，共模电压为1.28V，符合 LVDS标准输出。输出信号眼图张开大，输出稳定。

当设置芯片内部电压1.8V，电源电压3.1V时，计算得到平均功耗为39mW。

4 结语

本文介绍了一种基于HKMG 28nm工艺的LVDS发送器。该发送器电路采用新型的数据同步采样设计，使数据采样更准确，时序安排更合理。在电源电压3.1V,芯片内电压1.8V的条件下，平均功耗为39mW。本设计已经投入实际应用，其性能可靠、稳定，可广泛集成于28nm工艺的数据通信及信号处理等芯片内。

[1]Huang Xing-fa,Liang Li,Xu Kai-kai.A 0.35um CMOS 2.4 G b/s LVDS for High-Speed DAC.2009 IEEE 8th International Conference on ASIC

[2]Electrical Characteristics of Low-Voltage Differential-Signaling(LVDS)Interface Circuits,TIA/EIA-644.National Semiconductor Corp, ANSI/TIA/EIA,1996.

[3]莫迟，应建华，邹望辉.LVDS高速数据驱动器电路设计与研究.华中科技大学学报（自然科学版），2003，10，31（10）：13-15.

[4]Xu Jian,Wang Zhi-gong,Niu Xiao-kang.Design of High Speed LVDSTransceiver ICs[J].Journal of Semiconductors July，2010.

[5]矫逸书，周玉梅.千兆比特数据率LVDS接口电路设计[J].固体电子学研究与进展，2010，03.

Design of LVDS Transm itter Circuit Based on the 28nm Process

LUOQing-hong1，LIU Yi-jun1，YE Jian-ke1，TAO Yong-yao2，YANG Xin2，LIShao-chuan3
(1.Guangdong University of Technology，Guangzhou 51000；2.Actions(Zhuhai)Technology Co.Ltd.，Zhuhai 519000；3.Actions(Zhuhai)Microelectronics Research Institute Co.Ltd.，Zhuhai 519000)

Based on the research on the basic principle and structure of the LVDS transmitter circuit,designs a high-speed low voltage differential signal(LVDS)transmitter circuit.Designs the circuit by using 28nm HKMG process of Taiwan integrated circuitmanufacturing company (TSMC),uses a new type of data synchronization sampling design.The simulation results show that,in the power supply voltage is 3.1V working conditions,with the output swing of 400mV,the average power consumption of the transmitter circuit is 39mW.

罗庆红（1988-），男，湖北襄阳人，硕士，研究方向为卫星导航

2017-03-06

2017-05-02

1007-1423（2017）13-0038-04

10.3969/j.issn.1007-1423.2017.13.009

LVDS；数据传输；发送器；采样；锁相环（PLL）

LVDS;Data Transmission;Transmitter;Sampling;Phase-Locked Loop