1G/10G EPON共存系统1G ONU端管理模块硬件设计*

陈学卿，高凡

1 引言

在广域网接入方面，光纤接入方式是其发展趋势，而1G/10G EPON作为其中的一员，也受到越来越多的关注。为了监控网络，1G/10G EPON系统也应该具有运营管理维护（OAM）功能。为此，在802.ah标准中，IEEE802.3委员会制定了关于数据链路层的OAM标准[1]，可以管理直接相连的站点，适用于1G/10G EPON共存系统的1G ONU端。要实现数据链路层OAM，无论是OLT还是ONU都应有相应的硬件支撑平台。本文针对ONU端提出基于MPC860EN的管理平台硬件设计方案，软件部分则基于pSOS实时嵌入式操作系统[2-3]。

2 1G/10G EPON共存系统1G ONU端管理模块组成

共存系统ONU端管理模块以MPC860EN为核心，主要包括MAC控制器接口、程序存储器FLASH、数据存储器SDRAM、驱动配置电路、复位电路、时钟电路、调试接口电路等组成部分，如图1所示：

MAC控制器接口为共存系统的带内OAM提供数据通道和控制时序信号。程序存储器FLASH用来存储管理程序，数据存储器SDRAM用来存储数据。驱动配置电路对CPU的数据地址进行驱动，并进行上电数据初始化配置。复位电路提供CPU需要的各种复位信号。时钟电路给CPU提供稳定的时钟，保证其正常工作。调试接口电路提供调试所需的各种接口，有利于基于pSOS实时嵌入式操作系统的应用程序开发。

3 MPC860EN结构分析

32位微处理器MPC860EN内部由主处理单元、系统接口单元（SIU）、通信处理模块（CPM）三部分组成[4-8]，如图2所示。

（1）主处理单元。由内置MPC8xx核（EMPC），4 kB的指令Cache和指令MMU（存储管理单元），4 kB的数据Cache和数据MMU构成。

（2）系统接口单元（SIU）。SIU的作用主要是匹配内部总线和外部总线、存储控制，其他功能包括提供系统功能、实时时钟（RTC）、PCMCIA-ATA接口等。

（3）通信处理模块（CPM）。CPM负责数据通信，是应用的核心。CPM中集成了RISC处理器、4个串行通信控制器（SCC）、2个串行管理控制器SMC、1个SPI、1个I2C、1个并行I/O、16个串行DMA通道等。

4 电路构成

4.1 MAC控制器接口

这部分是设计的核心部分。MAC控制器由FPGA、CPLD、FLASH组成。CPU与FPGA、CPLD直接连接，与FLASH没有直接连接。

FPGA作为CPU的外设，是权限最高的中断源（IRQ0），片选接在CS2上，通过CPU PB18提供的复位信号CPU_RESET_FPGA（需要将PBPAR[DD18]设置为0），可以对FPGA进行复位操作。两者的数据交互有两种方式：并行和串行。并行方式采用32位数据、地址线直接相连。串行方式为发送数据TXD4（需要将PAPAR[DD8]设置为1、PADIR[DD8]设置为0）接SCTXD4、发送时钟CLK7（需要将PAPAR[DD7]设置为1、PADIR[DD7]设置为0）提供给SCTCLK4；RXD4（需要将PAPAR[DD9]设置为1、PADIR[DD9]设置为0）接收数据SCRXD4、接收时钟CLK8（需要将PAPAR[DD8]设置为1、PADIR[DD8]设置为0）提供给SCRCLK4。在管理完成时，FPGA需要上报响应信号FPGA_ACK（PB27需要将寄存器PBPAR[DD27]设置为0）给CPU。

CPLD的工作模式由CPU决定，即CPLD工作模式控制信号MODE1。MODE1由CPU的PB16、PB17提供（需要将寄存器PBPAR[DD16]、PBPAR[DD17]设置为0）。CPLD片选信号MCU_CS3-MCU_CS7分别与CPU的CS3-CS7相连。

图2 MPC860EN结构

4.2 程序存储器FLASH

FLASH采用的器件是MBM29LV800BA[9]，容量为1 MB。作为BOOTROM，片选CS接在MPC860EN的CS0上，选择GPCM方式。因此，BR0寄存器中的MS[0-1]应该设置为00，PS设置为10表明数据线设置为16位宽度。写使能信号WE由MPC860EN的WE0提供，输出使能信号OE由MPC860EN的GPLA1/OE提供。采用按字来存储的方式，即将BYTE引脚设置为高电平（+3.3 V），格式为1 024 kB；16位数据线与MPC860EN的低16位数据线相连，19位地址线与MPC860EN的高19位地址线相连。需要注意的是，CPU的数据线、地址线和FLASH的数据线、地址线顺序是反的。MPC860EN的系统时钟是50 MHz，读写周期为700 ns，需要选择快于700 ns的器件。而MBM29LV800BA接入时间为70 ns～120 ns，完全满足要求。由IMP811S提供复位/RESET信号，在对CPU硬件复位的同时也对FLASH复位。由于RY/BY脚采用开环输出，需要外接上拉电阻到电源。

4.3 数据存储器SDRAM

SDRAM采用韩国SAMSUNG公司生产的K4S6 43232C型专业器件，容量为8 MB，刷新时间为15.6 μs[10]。该SDRAM内部由4个Bank组成，每个Bank有2 048行和256列。片选CS接在CS1上，选择UPMA方式，则BR1寄存器中的MS[0-1]应该设置为10，PS设置为00表明数据线设置为32位宽度，32位数据线与MPC860EN的32位数据线相连。需要注意的是，CPU的数据线和SDRAM的数据线顺序是相反的。SDRAM的时钟CLK由CPU的CLKOUT提供，时钟使能CKE接高电平。数据输入/输出屏蔽信号DQM0-3由CPU的BSA3-0供给。地址线A0-A9接CPU地址总线中A29-A20、A10接CPU的GPLA0。行地址观测脚RAS接CPU的GPLA1、列地址观测CAS接CPU的GPLA2、写使能接CPU的GPLA3。Bank选择地址BA0-1由CPU的A10-9决定。

4.4 驱动配置电路

用一片IDT74FCT244APV来驱动CPU32位地址总线的高16位，IDT74FCT244APV的输出使能OE信号，需设置为低电平。用一片IDT74FCT245APA来驱动CPU32位地址总线低16位中的高8位，CPU32位数据总线的低8位。另用一片IDT74FCT245APA来驱动CPU的读写信号、GPLA1、WE0、SCTCLK2、SCTCLK3五条信号线。设置CPU数据总线中的D1、D4、D7-D12外接上拉电阻，即硬件复位配置字为1111110010010，表示支持内部仲裁、清除IIP、不支持突发、程序存储器数据口为16位、内部寄存器基地址为0xFFF00000、调试接口为BDM或JTAG、外部总线速率等于系统时钟。

4.5 复位电路

设计中采用IMP811S提供上电复位（PORESET）和外部硬件复位（HRESET）。只是在提供外部硬件复位信号时，IMP811S的MR管脚受开关控制，开关闭合时产生外部硬件复位信号。复位时，设计中采用设定的复位配置字对内部基地址等进行设置，因此要将复位配置控制脚（RSTCONF）接低电平。另外，由BDM接口提供内部硬件复位的外部软件复位信号（SRESET）。

4.6 时钟电路

选择50 MHz有源晶振作为时钟。预分频数为512，上电复位缺省[MF+1]为1时，SPLL的输入OSCCLK选择EXTCLK，则需要将MODCK[1:2]设置为10。另外，XFC脚需要外接0.1 μF的环路滤波电容，才能保证SPLL正常工作。

4.7 调试接口电路

调试接口电路包括RS232串行接口、10M以太网接口、BDM（Background Debug Mode，背景调试模式）和JTAG（Joint Test Action Group，联合测试行动组）进行调试。设计中，串口接在SMC1上，即Rx、Tx口分别接PB24和PB25。RS232串行接口外接RS232电平转换器MAX3221E，以RJ11接口的方式与外部调试设备相连。10M以太网接口由PA14、PA15、PA7、PA6、PB19、PC10、PA11构成。10M以太网接口外接物理层芯片LX908PC，通过HB1601，以RJ45接口的方式与计算机相连。设计中还可以外接RS232适配器或10M以太网适配器，接口电路如图3所示。

使用BDM接口时，需要加一个用于电平转换的适配器，然后再使用计算机的并口进行调试。

另外，通过背板与独立网管盘建立串口通信（使用SMC2的SMRXD2、SMTXD2），也可以识别时隙的ID号（使用PB27-PB30）。

5 PCB设计

成功的PCB设计[11]首要是合理的布局。本设计采用CADENCE 15.5，以CPU为核心，左侧为RS232接口和以太网接口、SDRAM，FLASH在其右上侧，下方从左到右依次为驱动器IDT74FCT244APV、IDT74FCT245APA、配置器IDT74FCT245APA和BDM/JTAG调试接口。电源盘通过背板给网管模块供电。

设计中采用的主要器件集成度都很高，CPU是357脚的BGA封装，FLASH、驱动器、配置器都是48脚，SDRAM是86脚。布线时需要引出的管脚很多，此时采用两层布线几乎不可能避免线路交叉短路，因此需要采用多层布线。电路板采用六层堆栈结构，包括顶层（Top）、底层（Bottom）、两个平面层（GND、VCC）和两个中间层（Sig1、Sig2）。其中，顶层、底层和中间层1、中间层2走信号线，而内层l作为地层（GND），内层2作为电源层。最后，严格按照规范布线并辅以抗噪声设计。

图3 适配器接口电路

6 结束语

文中设计的网管模块采用“时钟—BDM/JTAG—存储器—RS232串口—以太网接口”的顺序进行调试。在硬件调试成功后，辅以pSOS实时嵌入式操作系统软件程序，结合OLT端的网管模块，可以实现1G/10G EPON共存系统终端管理功能。该设计的模块化程度高、接口多样、调试灵活，可广泛应用于1G/10G EPON共存系统1G ONU端。

[1] IEEE Computer Society. IEEE std 802.3ah-2004[S]. 2004.

[2] 赵丽娜,常慧锋. ASON中链路管理基于pSOS系统的实现[J]. 光通信技术, 2004,28(9): 48-50.

[3] 刘峰,朱秀昌. 嵌入式实时操作系统pSOS在多媒体通信终端中的应用[J]. 电视技术, 2001,25(4): 23-25.

[4] 伍能,夏爱军,李文甫,等. 超长跨距全光通信系统嵌入式控制模块的设计[J]. 光通信技术, 2011,35(4): 27-29.

[5] 郑俭锋. 基于MPC860的嵌入式测控系统的硬件设计[J].电子设计应用, 2003(11): 57-59.

[6] 全泽昌. 基于MPC860的嵌入式通信处理卡的研究与设计[D]. 武汉: 华中科技大学, 2002.

[7] 吴醒峰. 基于MPC+860的无线网桥_AP硬件设计和实现[D]. 北京: 北京邮电大学, 2003.

[8] 马尚行,倪美强. 基于FPGA的通信卡设计和实现[J]. 电子技术应用, 2007(12): 36-38.

[9] 孙欧. 闪速存储器MBM29F016的特点及应用[J]. 国外电子元器件, 2003(3): 25-28.

[10] 王骞,丁铁夫. 高速图像存储系统中SDRAM控制器的实现[J]. 液晶与显示, 2006,21(1): 48-52.

[11] 董亮. 无线局域网AP的MAC层协议研究与硬件设计[D]. 南京: 东南大学, 2003.★