一种解决半选择单元干扰问题的SRAM设计方案

程瑞娇，薛晓勇，林殷茵

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)

一种解决半选择单元干扰问题的SRAM设计方案

程瑞娇，薛晓勇，林殷茵

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)

半选择单元的干扰问题是SRAM工作电压无法随工艺微缩持续降低的主要原因，同时，作为常用写稳定性帮助策略和提高读写速度的策略，PWB中字线增强时间点对半选择单元干扰问题的影响非常值得关注．本文深入分析了半选择单元干扰问题的电路机理和PWB稳定性策略，提出了一种基于交叉耦合PMOS管的HF-PWB创新方案，在避免了半选择单元干扰问题的同时，给出了字线增强的具体时间点.仿真结果表明本文提出的电路结构可以同时提高全选单元和半选择单元的稳定性，并可以提高读速度达17.1%．

静态随机存储器； 半选择单元； 干扰； 字线增强； 写稳定性

静态随机存储器(Static Random Access Memory, SRAM)由于其高速读写特性，一直作为与微处理器的高速缓存(cache)以及直接与各种嵌入式系统通讯的存储器．由于SRAM与互补金属氧化物半导体存储(Complementary Motal-Oxide Semiconductor, CMOS)逻辑工艺完全兼容，无需要增加额外的工艺步骤，同时其具有高速存取的能力，使之一直占领着嵌入式存储器的主要市场．在SRAM被广泛应用于各类场合的背景下，SRAM的面积和功耗等重要性能参数也必将影响整个芯片的性能[1]．

依托于逻辑制造工艺的不断发展，SRAM的性能朝着更高速度，更低功耗发展．然而，在工艺节点推动SRAM不断微缩的同时，由于先进工艺带下不断严重的工艺波动[2]，使得SRAM的读写稳定性(stability)，最小电源电压(Vmin)以及静态功耗(Static Power)等指标变差[3]，因此，需要设计上的帮助策略一起将SRAM的性能不断推进．字线增强(Word Line boost, WL boost)技术通常作为写稳定性帮助策略，其优点是在显著提高写稳定性的同时可以提高读写速度，但是其缺点是会造成半选择单元的干扰，使得Vmin无法跟随逻辑工作电压下降．为解决WL boost过程中半选择单元的稳定性问题，折衷采用部分字线增强(partial WL boost, PWB)策略[4-6]，在字线有效的前一段时间字线电压为正常工作电压，使半选择单元的位线可以跟随其内部节点，而后再进行WL boost，这样可以减少对半选择单元的影响．然而，随着工艺的发展，SRAM工作电压不断降低，半选择单元维持其存储值的能力越来越弱，导致半选择单元的干扰问题越来越严重.本文针对这个问题，首先对PWB策略中的WL boost时间点做深入分析，而后提出一种基于交叉耦合P沟道金属氧化物半导体(Positive Channel Metal-Oxide Semiconductor, PMOS)管的同行不同列的字线电压提升(Half-select free partial WL boost, HF-PWB)设计方案，在稳定半选择单元的同时给出WL boost时间点，使得半选择单元可以完全避免WL boost的影响，同时最大程度上提高读写速度，降低Vmin．

1 半选择单元稳定性分析

半选择单元位置如图1(见第784页)所示，位于全选单元的同一行，在读写操作周期，半选择单元和全选单元的字线打开，全选单元的位线被选中开始放电，而半选择单元的两条互补位线处于浮空状态．

半选择单元在读写周期因干扰而导致失效(内部节点存储值改变)的电路机制如图2所示．字线未打开时，半选择单元和全选单元一样内部节点保存着具体值，QB点为“1”，Q点为“0”；半选择单元与全选单元所在行的字线打开后，全选单元正常读写，半选择单元的QB节点与打开的上拉管和选通管之间由于源漏两端均为高电位，不存在电流通路；而内部“0”节点Q一侧的下拉管和选通管联通了与浮空的位线之间的漏电通路，位线上的电荷大量注入导致Q点电位抬升；若Q点电位抬升至存储单元的翻转(trip)点，就会导致半选择单元的内部节点存储值的发生翻转，造成破坏，即半选择单元出错．WL boost策略加大了选通管的栅压，使得选通管的沟道电流增大，导致由位线注入Q节点的电流增大，使得发生半选择单元出错的概率增大．

为解决WL boost过程中半选择单元的稳定性问题，Sinangil等提出了PWB策略，在字线有效过程的前一阶段留出时间给半选择单元，使半选择单元的位线可以跟随其内部节点，而后再进行WL boost，这样可以减少对半选择单元的影响．但同时，这里仍有一个问题需要解决，即WL boost的时间点问题，尽管PWB策略照顾到了半选择单元的稳定性，但仍然无法完全避免该问题，尤其是在单元电压不断下降的情况下，何时进行WL boost对半选择单元仍然影响很大，下节将深入探讨这个问题．

2 WL boost时间点分析

图3给出了写操作3种情况下WL boost时机的分析，下面分别进行详细介绍：

1) 理想的boost时机．如图3(a)所示，理想情况下，读写操作时全选单元和半选择单元的WL都处于高电平，全选单元内部节点被写驱动下拉，半选择单元对浮空的位线进行放电，内部“0”节点被缓慢抬升，经过一段时间，位线电荷释放导致其对“0”节点的抬升能力小于内部锁存器的稳定能力时，开始进行WL boost，提高写稳定性，帮助全选单元写进数据，同时半选择单元的数据不受影响．

2) boost时机太早．如图3(b)所示，在字线刚被选中就进行WL boost，使得选通管的沟道电流大大增加，外部数据很快写入全选单元，但同时，位线上的电荷也将半选择单元的内部节点迅速抬高，超过半选择单元的trip点，使得半选择单元的状态翻转，内部存储值也被改写，即发生半选择单元出错．在SRAM工作电压较低时，半选择单元保持数据能力减弱，WL boost时机太早对其影响很大．

3) boost时机太晚．如图3(c)所示，如果在字线有效的后期才开始WL boost，则可能无法达到预期效果，即WL boost时间太短，全选单元的内部节点Q/QB还未被写进正确的值，写周期已经结束．这种情况下，对半选择单元没有影响．

3 HF-PWB电路结构

根据以上分析结果，字线增强策略对写稳定性及读速度都有提升，但为了避免半选择单元干扰问题从而折衷采用PWB策略，而传统PWB时间点采用固定延时进行WL boost，在不同制成电压温度(Process, Voltoge and Temperature, PVT)情况下无法进行调整，从而导致发生半选择单元干扰问题．本文基于PWB方案创新性地提出针对读写过程中的半选择单元干扰问题的电路改进方案——HF-PWB电路．

方案主要包含3部分电路，如图4所示.

这3部分电路为交叉耦合PMOS管，boost_en信号产生电路以及WL boost电路，下面分别就工作机理进行介绍：

1) 交叉耦合PMOS管： 在阵列中的每两条互补位线之间加入交叉耦合PMOS管，用以保证BL/BLX和内部节点保持正确数值．读写操作开始后，字线打开，对于全选单元，互补位线中的BL(或者BLX)被存储单元或者写驱动下拉，开始放电，当BL放电至交叉耦合PMOS管对应的开启电压时，将导通BLX与VDD的通路，保证BLX处于正确的高电位．而对于半选择单元，内部“0”节点将位线下拉至开启电压时，交叉耦合PMOS管开启，将互补位线稳定在VDD，使得半选择单元的内部节点不会被翻转．

2) boost_en信号产生电路： 在复制列(Dummy Column)采用与交叉耦合PMOS管尺寸一致的PMOS管接在DBL/DBLX上，用于检测半选择单元何时稳定以产生boost_en信号．复制列的复制单元可以完全模拟SRAM单元的情况，从而可以跟踪不同工艺，不同工作电压，不同温度下单元的工作情况，其DBL/DBLX的负载与全选单元一致，读写周期开始时其选通管打开，使得某一位线开始放电，这一过程与全选单元一致，当位线电压下降对应PMOS管的阈值时，PMOS管导通产生boost_en信号，此时阵列中的交叉耦合PMOS管也开始工作，因而可以保证半选择单元的存储值不会被改写．由于boost_en信号用于驱动后续的外围电路，所以这里PMOS管的源极接外围电路电源电压VDDP，而阵列中的交叉耦合PMOS管与内部节点相连，所以源极接VDDC．

3) WL_Boost电路： 根据boost_en信号与地址译码结果产生boost电压．通常采用电容耦合的方式进行boost，boost电容的选择上，本方案采用Dummy Column的位线电容[7](Dummy BLs)，如图5所示．电容C0两极板为两条Dummy BLs的两端，它会跟随位线电容波动．如果C0越大，则由于耦合效应字线会被抬的越高，从而减小由于位线电容波动带来的速度波动．

4 仿真结果与讨论

本文针对提出的设计方案采用SMICS 28nm HKMG工艺的仿真模型进行了实验电路的搭建和仿真，其中SRAM单元采用面积大小为0.155m2的仿真模型．

图6给出了VDDC=0.9V情况下的写操作仿真结果．可以看到，实线代表的全选单元被成功写入新数值，同时，虚线代表的半选择单元在WL boost时的“0”节点虽然也被抬高，但由于交叉耦合PMOS的钳制作用，仍然保持原有数值直至写操作结束．

图7给出了VDDC=0.6V情况下，采用HF-PWB设计方案和传统PWB设计方案对应的仿真结果．左边窗格为传统PWB电路仿真结果，可以看到，在写操作周期进行WL boost之后，虚线所示的半选择单元中“0”存储节点被抬高，同时“1”存储节点电位不断下降，超过存储单元的保持能力，使得半选择单元的存储值翻转，即发生半选择单元干扰．右边窗格为本设计提出的电路，在WL boost之后，虚线所示的半选择单元中“0”存储节点也被抬高，但由于此时交叉耦合的PMOS已经开始工作，使得“1”节点电位操持在相对高电平，因此半选择单元的存储值始终保持稳定，不会被改写．这说明本设计的确能实现提高半选择单元稳定性的功能，从而使SRAM可以工作在更低的单元电压下．

图8给出了VDDC=0.9V情况下的读操作仿真结果．可以看到，全选单元成功读出数据，同时半选择单元在WL boost时的“0”节点虽然也被抬高，但由于交叉耦合PMOS的钳制作用，仍然保持原有数值直至读操作结束．

图9给出了WL boost对读速度提升的仿真结果，这里以字线开始有效到位线电压放电下降150mV时的放电时间表征读速度，位线放电时间越短，读速度越大．从图中可以看到，在模拟位线电容为8fF时，绿线所代表的字线在boost_en信号上升之后，被抬高至1.12V，比VDD抬高了24%．此时，采用本方案进行WL boost的读速度(红线所示)比未采用boost的读速度(紫线所示)提高了17.1%，说明了WL boost电路正确工作，同时可以减少位线放电时间，提高读速度．

5 结 语

本文深入分析了半选择单元干扰问题的机制，发现传统的PWB策略仍存在boost时间点不明确导致半选择单元出错的情况，尤其在低电压工作时更为严重．在原有PWB基础上创新性地提出HF-PWB方案，在存储阵列的每一列加入一对交叉耦合PMOS管保证半选择单元的稳定性，同时利用Dummy Column实时调整WL boost时间点，使得电路稳定性和性能得到最大优化．仿真结果表明本文提出的电路可以提高全选单元和半选择单元的稳定性，并可以提高读速度达17.1%．

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[2] MORITA Y, FUJIWARA H, NOGUCHI H,etal. AVthvariation tolerant SRAM with 0.3-V minimum operation voltage for memory-rich SoC under DVS environment[C]∥2006 Symposium on VLSI Circuits Digest of Technical Papers. Honolulu, HI： IEEE, 2006： 155-160.

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A SRAM Design Solution to Half-Select Disturbance Problem

CHENG Ruijiao, XUE Xiaoyong, LIN Yinyin

(StateKeyLaboratoryofASICandSystem,FudanUniversity,Shanghai201203,China)

Half-selected disturbance is an inevitable problem in 6T Static Random Access Memory. Partial WL boost is a usual write stability assist and speed improve strategy, which’s boost timing is critical to half-selected cell. To solve these problems, this paper analyzes the half-selected disturbance issues and partial WL boost circuit mechanism, and an innovative Half-Select free partial WL boost (HFPWB) solution is proposed. HFPWB strategy based on cross-coupled PMOS, it will stable the half-selected cell’s state and give the boost timing at the same time of cross-coupled PMOS begin to work. The simulation results show the circuit presented in this paper can improve the stability of the selected cells and the half-selected cells, and reading speed up to 17.1%.

static random access memory(SRAM); half-selected cell; disturbance; word line boost; write stability

0427-7104(2016)06-0783-07

2016-04-17

程瑞娇(1990—)，女，硕士研究生；林殷茵，女，教授，通讯联系人，E-mail： yylin@fudan.edu.cn.

TN 402

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