CMOS电路芯片ESD保护电路设计技术的发展

罗国平　+江伟　黄志勇

摘要：随着近几年CMOS集成电路的快速发展，COMS电路芯片的尺寸越来越小，单位面积芯片上集成的晶体管也逐渐增加，这有效提高了集成电路的运算速度，同时大大降低了单个芯片的制造成本。然而在集成电路快速发展的同时，ESD问题也日益凸现出来，ESD保护电路能够有效保护COMS电路芯片，对内部电路的保护具有重要意义。笔者就以ESD保护原理为集成，对CMOS电路芯片ESD保护电路设计技术的发展进行了分析。

关键词：COMS电路芯片；ESD保护电路；集成电路

静电放电（ESD）对集成电路芯片的干扰程度最大，一般的，ESD通过干燥环境的人体带电，以电荷脉冲形式出现在电路端口，进而影响内部电路。由于COMS锁定效应的存在，当端口处缺乏有效保护措施时，很容易引发固有的锁定效应，使得整个芯片的PNPN通道导通，如果外电路也缺少防护措施，那么电路就会烧毁。因此，CMOS电路芯片ESD保护电路的设计是极为重要的，需要给予充分的重视。 1 ESD原理和保护器件 1.1 ESD原理 所谓ESD保护电路，即为了防止静电放电对电路芯片产生危害而设计的电路，目的是在放电事件发生的过程中，在芯片内部提供一个低电阻的支路，使得静电放电产生的能量得到有效释放，阻止静电放出的能量对电路芯片产生危害，把静电放电的危害降低到最小，保障整个电路的安全。当然，作为ESD保护电路，除了作为支路释放静电产生的能量以外，还要确保能量释放伴随产生的热量分布均匀，若热量分布不均，容易导致局部过热，同样会导致芯片或者电路的其他部分遭受损害。另外，ESD保护电路在发挥作用释放能量的同时，要做到不影响主功能电路的正常工作，这就对ESD保护电路的设计提出了更高的要求。 1.2 静电的产生和危害 一般来说，所有电路在正常工作的过程中，都容易受静电放电的影响，静电放电主要包括摩擦起电，感应生电以及离子轰击三种方式，电子产品从生产到使用的过程中（包括运输过程）都容易因为与带电物体接触从而产生静电，对电路芯片或者其他部分产生危害。电子产品在生产的过程中，首先会容易发生在制造产品内部器件一晶元的过程中，车间里有很多制造器件的合成材料容易产生静电，这时产生的静电主要是对生产模板造成影响，如模板形状变型、歧形等。另外，产生的静电还可能直接对硅片造成影响，破坏电路的内部结构。在电路器件组装的过程中同样会产生静电，被单独切割的芯片与四周绕线容易产生静电。芯片生产出来以后，印刷电路板的制作过程、设备制造过程、设备使用过程、设备维修过程都容易受到静电的影响，从而对电子产品的电路产生影响，可以说，静电放电已经成为危害电子行业的一个重要影响因素，在一定程度上影响了电子行业的发展，因此，要做好ESD保护电路的设计工作，把静电放电产生的能量危害降低到最小。 1.3 ESD保护器件 静电放电事件可能发生在电子产品从生产到使用的每一个过程，因此，ESD保护电路设计需要考虑多方面的因素，其中，保护器件的选择是至关重要的一个环节，一般来说，保护器件的选择需要遵循以下原则。为静电产生的能量提供释放渠道，这时保护电路最重要的功能，产生静电时，保护电路应该充分发挥泄放通路的作用，使得静电产生的能量得到有效释放；通过正常的I/O信号时不工作，ESD保护电路还应该具备正常的识别功能，当I/O信号通过时，ESD保护电路不工作；引入较低的电容、电阻，静电放电虽然会对电路产生危害，但与正常电路相比，静电产生的能量相对较小，因此，引入小电阻、小电容器足够的释放静电能量；除了上述要求以外，ESD保护电路的设计除了应该考虑到以上的要求以外，还应该对锁闭（latchup）有较高的免疫，同时具备较高的耐压能力。 2 ESD放电模式与设计方案 2.1 I/O引出端与VDD ESD放电的情况类型比较复杂，主要包括I/O到电源的正负静电、I/O之间的正负静电、电源到地的正负静电、I/O到地的正负静电、不同类型电源之间以及不同类型地之间的正负静电五种类型，也就是说，产生静电的方式有很多种，保护电路的设计方案需要尽可能考虑到所有的静电产生方式，确保在每一种可能静电放电的过程中能量得到有效释放。设计ESD保护电路时需要进行有效的ESD测试，首先是I/O引出端，需要对引出端依次打三次正电、三次负电（顺序不能反，每两次之间间隔一秒），VDD端与I/O引出端类型相同，测试方式一样，需要注意的是，若电路存在多个电源的情况，需要对各个类型的电源进行I/O引出端到电源的ESD测试，VDD端也一样。 2.2 I/O引出端与I/O引出端 I/O引出端与I/O引出端之间同样需要进行ESD测试，具体的测试方法为在I/O引出端之间互打ESD，同样是三次正电、三次负电，间隔时间为一秒。ESD电流泄放路径 上图为ESD电流泻放路径，如图所示，图中的虚线部分表示PAD1对PAD2之间打正电时，静电电流的泄放路径，电流首先经过的保护电路，在保护电路中释放一部分能量，剩余的能量流经电源到底之间的钳位电路，最后经过过地线到达PAD2。 2.3 VDD引出端与GND引出端 对电源到地之间进行ESD进行放电测试时，采用同样的方法依次打正电和负电，两种情况下静电电流的泄放路径不同，打正电时，静电电流从不同类型的电源到地，中间电流流经Power Clamp电路；打负电的情况则完全不同，静电电流由反向二极管流向电源，即静电电流产生的能量由反向二极管作为释放器件，图中的VCC到VCCPath和VSS到VSSPath就是典型的电源与地之间静电电流产生能量的泄放路径。 3 CMOS电路芯片ESD保护电路设计技术发展 近年来，CMOS电路芯片ESD保护电路设计发展经历了相当漫长的阶段，但经过业内人员的努力，已经取得了长足的进步，从最开始的二极管和电阻的双层保护结构到三层结构器件的ESD保护网络，再到寄生的PNPN四层结构以及后来的双寄生横向的PNPN四层结构ESD保护电路，ESD保护电路一直在逐渐完善。 3.1 二极管和电阻的双层保护结构 二极管和电阻的双层保护结构，其主要原理是通过二极管以及小电阻的作用，拦截通过的静电电流，使得静电产生的电流得到有效释放，达到保护电路的作用，其是MOS电路普遍采用的一种保护电路设计方式，上图中即为典型的二极管、电阻双层保护结构。二极管和电阻的双层保护结构是早期电子器件中经常采用的保护电路设计方式，其原理比较简单，制造工序也不复杂，但二极管和小电阻占用的体积大，不符合电路集成化的发展趋势，且对电路起不到完全的保护作用，很快就在业内被逐渐淘汰。 3.2 三层结构器件的ESD保护网络 三层结构器件的ESD保护网络是以二极管、小电阻双层保护结构为基础发展起来的一种ESD保护电路方式，设计者在MOS电路增添场氧MOS晶体管、栅氧MOS晶体管等三层结构器件。其能更有效地发挥对电路起到保护作用。 3.3 寄生的PNPN四层结构ESD保护电路 随着三层结构器件的ESD保护网络逐渐发展，三层结构器件在密度，以及能量的释放速度上都有了很大的提升。随后业内从业者以“微米级”CMOS工艺中寄生的四层结构PNPN器件（SCR）作为释放静电能量的工作器件，微米级器件的出现标志着ESD保护电路的工作器件在密度上达到了一个新的高度，其能为电路提供瞬时保护。随着技术的不断进步，后来出现了双寄生横向的SCR的ESD保护电路，结束了早期单一的SCR结构时代，其具有高电流沉陷（或者源出），低的接通阻抗，大的热耗散体积等优点，为电路提供最有效的电路保护。 4 结语 综上所述，ESD保护电路的设计需要多方面的因素，设计者需要了解所有的放电方式，针对电子产品的具体情况选择适当的保护器件，制定恰当的保护电路设计方案，对电路芯片以及其他部分提供全方位的保护。近年来，ESD保护电路的发展已经取得了长足的进步，相信未来还会往更完善的方向发展。 参考文献： [1]向洵，刘凡，杨伟，徐佳丽.基于CMOS工艺的全芯片ESD保护电路设计[J].微电子学，2010，03：396-399. [2]周子昂，姚遥，徐坤，张利红.基于CMOS多功能数字芯片的ESD保护电路设计[J].电子科技，2012，04：57-59.