基于MRAM+Flash的多路采集存储系统*

王悦凯，马游春，丁　宁

（中北大学电子测试国家重点实验室仪器科学与动态测试教育部重点实验室，太原030051）

基于MRAM+Flash的多路采集存储系统*

王悦凯，马游春*，丁宁

（中北大学电子测试国家重点实验室仪器科学与动态测试教育部重点实验室，太原030051）

为了实现飞行数据采集中在负延时测试，设计了一种以MRAM与Flash相结合的多模式存储方式，并利用FPGA作为主控制部分的多路数据采集存储系统；并对数据编码进行了优化。实现了对飞行器负延时170 ms内的状态监测，为存储测试试验准备预留了更加充足的装配调试时间，极大的降低了系统的功耗，最终成功应用于某飞行数据记录器上。

采集存储；负延时；低功耗；MRAM+Flash

近年来，随着航空航天领域中对飞行数据记录器的技术要求不断提高，飞行器在数据的采集存储中，不仅需要对触发之后的数据进行有效的记录，在一些特殊的场合还需要对触发之前一段时间（负延时阶段）飞行器的状态进行有效的记录和检测［1-4］。另外现行的采集存储系统在待机时长、存储容量、对触发信号到来前部分参数的有效记录方面略显不足［5-6］。因此有必要对目前广泛应用的飞行数据记录器在存储模式以及功率的消耗方面进行技术改进。

本文提出了一种超长待机、大存储容量、并带有负延时阶段记录功能的小型化高精度采集存储系统。一方面，采用MRAM与Flash相结合的存储模式，实现两种存储介质的优势互补；另一方面，将待机功耗降到 10 mAh/h，采集存储功耗降到 90 mAh/h，与一般的飞行数据记录系统的功耗为200 mAh/h～300 mAh/h相比较，极大的满足了飞行数据记录器对低功耗的要求。

1　总体设计方案

采集存储系统的主要设计框图如图1所示，主要由采集存储器、电池、上位机等模块组成［7-9］。采集存储器及电池被封装在具有高抗冲击性能的结构壳体中；采集存储器实现对飞行参数（包括触发信号到来前的参数，由MRAM进行存储；触发信号后采集到的参数，由Flash存储）的采集存储。上位机用来对采集存储系统进行参数配置、试验数据回读及必要的数据处理。

图1　系统设计的主要框图

项目来源：国家自然科学基金项目（61335008）

收稿日期：2015-06-29修改日期：2015-08-24

2　系统硬件电路设计

2.1飞行数据采集模块

飞行数据采集模块由AD转换芯片MAX11048及其相应的去耦、滤波配置电路组成，设计原理图如图2（a）所示，MAX11048为16位6通道ADCS。其单通道采样率可达250 kHz，小巧的封装、高效的并行传输及丰富的管理模块能够满足不同需求的电路设计。为实现高精度多通道采样，ADC主时钟采用FPGA主时钟经PLL分频提供。ADC芯片配置采用默认的配置（模式1）。原理图中，调理后模拟信号经过 RC滤波整形后由 CH0～CH5进入MAX11048，FPGA通过控制片选信号CS、读使能信号RD、及转换开始开关CONVST控制ADCS高效运行。DB0-DB15为并行数据输出接口。

图2　AD转换电路及其时序图

当AD采样时序如图2（b），ADC六通道模拟信号全部采集一次视为一次采样。模式1中，当CONVST上升沿到来时开始采样，在CS为低电平，每当RD为低电平，FPGA从ADCS逐通道取数，6个RD周期后，CS置高，CONVST置高。准备进入下个采样周期。

2.2MRAM+Flash架构的负延时存储设计

MRAM为可循环写入的非易失性存储器，MRAM相较于Flash等非易失性主流存储芯片最大的优势在于：MRAM中存有数据时，不需要经过擦除就可以在数据存储位置写入数据，在实现负延时等需要循环写入数据这样的功能时，MRAM芯片编程更为简单且数据存储效率更高。

串行MRAM芯片MR25H40CDC（图3），其接口可达40 MHz的时钟频率，存储空间为8个512 kbit的存储阵列。本课题为6路信号采集存储系统，系统一次采样产生的数据量为6×16 bit。设计采样频率为250 kHz。计算可得系统负延时采集时长可达170 ms。

图3　MR25H40原理框图

片选端口CS，串行输入端口SI，串行输出端口SO和串行时钟端口SCK构成串行外设接口SPI总线；当CS为低电平时，内存传输开始；在每个CS活跃周期只执行一条指令；在下一条指令执行前，CS失效；SCK为串行时钟端口，向MRAM输入数据须在时钟的上升沿，从存储器输出数据须在时钟的下降沿。在待机延时结束，触发信号到来之前，FPGA控制MR25H40将接收到的数据由串行输入端口SI循环写入MRAM阵列，在触发信号到来后在MRAM写入16 byte存储信号标识。FPGA将触发信号后的数据存入Flash。

大容量 Flash采用镁光的 NANG Flash MT29F32G08AFABA，其内部组织形式为32 Gbit× 8 bit，页存储空间为4 kbyte，拥有 8 bit数据接口（D7～D0）、片选引脚（CE1、CE2）、命令锁存引脚（CLE）、地址锁存引脚（ALE）、写使能引脚（WE）、读使能引脚（RE）、Flash状态引脚（R/B1、R/B2），其与FPGA连接简单，操作方便。

2.3电路节能设计

采集存储电路采用两节供电电压为3.7 V、容量为200 mAh聚合物锂电池串联组成电池组作为供电电源。

为了提高采集存储电路的续航能力，对电路的非控制部分（即数据采集、AD转换模块及数据存储模块）进行节能设计。采用电子开关ADG801作为电路非控制部分上电开关，原理图如图4。

FPGA通过控制信号APEN控制电子开关，在待机延时阶段APEN为低电平，电子开关D端、S端处于断开状态；延时结束时，FPGA将APEN上拉为高电平，电子开关D端、S端导通；Vin=Vout，采集存储电路非控制部分上电。系统处于采集状态。

图4　电子开关电路

3　软件设计

采集存储电路的主程序软件设计主要实现以下功能：具有负延时的数据采集存储；节能模式的实现。主程序流程图如图5所示。

图5　主程序流程图

采集存储前，上位机可对采集存储系统进行参数配置；采集存储系统参数包括：延时时间（0 h～5 h）、触发方式（断线触发、阈值触发）、阈值触发通道（1～5）等；配置参数存储在Flash第一块中。

采集存储流程可细化为：①上电初始化后，采集存储系统根据上位机设置的延时时间长度进入待机延时状态；②延时结束后，系统非控制部分上电，系统处于模拟信号采集状态，FPGA将逐通道采集到的数据缓存在内置的写数据FIFO中，同时FPGA进行FIFO半满标志检测；③FIFO半满标志为0，持续写入写数据FIFO，写数据FIFO半满，则FIFO半满标志置1；④FPGA将写数据FIFO中数据写入MRAM，同时进行触发信号检测，没有检测到触发信号时，持续向MRAM写入数据，MRAM写满后，后续的数据从开始覆盖写入MRAM，如此循环；⑤当触发信号到来时，FPGA将16 byte触发标志写入MRAM；⑥后续的数据写入Flash（第二块开始）；⑦采集结束后，采集存储电路断电。

系统采样一次产生的数据量为6×16 bit为便于后期数据处理，取ADCS高12 bit（DB15～DB4）+通道编号编成16 bit数据（详见表1）作为一路数据。将6路数据作为一组数据存储。

表1　一路数据格式

4　系统调试结果及分析

调试过程中，对采集存储系统进行能耗测试，在延时待机状态时，其总电流小于10 mA；进行5 h延迟待机后。开始采集后，其总电流小于100 mA。Flash写满所需时间为24 min。所选电池及电路节能设计能够达到预期效果。

通过信号发生器外加频率为250 Hz，电压为0～4.2 V的正弦波信号。采存完成后，用上位机对数据进行回读，数据如图6所示。图6（a）为负延时采集的部分数据，图中显示数据为16进制数据格式；触发标志由1111 2222 3333 4444 5555 6666这6组数据组成。图中1、3、5、7、9、b的后一位显示数值为数据通道号。标志位前数据循环写入数据靠近触发信号时刻记录的数据。标志位后数据为循环写入数据离触发时刻最远数据。图6（b）为还原后波形显示，其波形完整。

图6　调试结果

5　结论

本次设计的采集存储电路实现了负延时功能，并通过优化设计有效的提高了采集存储系统的待机延迟时间，成功应用于某姿态数据记录器的数据采集存储功能。

［1］ 原彦飞，尤文斌，李新娥.运用NAND闪存的负延时存储测试系统［J］.仪器仪表学报，2006，27（S2）：1517-1518.

［2］ 李亚娟，尤文斌，杨卓静，等.无线控制的负延时存储测试方法［J］.探测与控制学报，2011，33（4）：15-18.

［3］ 陈知秋，江鸿，杜军.无人机飞行记录分析系统研究与设计［J］.计算机测量与控制，2004，12（8）：781-783.

［4］ 荣少巍.基于FPGA的高精度多通道采集存储系统研究［J］.电子测量技术，2014，37（4）：108-111.

［5］ 郭小兵，李圣昆，任勇峰，等.基于双备份多路数据采集存储系统的设计与实践［J］.电子技术应用，2012，38（2）：66-69.

［6］ 张海龙，马铁华，谢锐，等.基于双闪存的大容量冲击波超压测试系统［J］.电子技术应用，2013，39（11）：85-88.

［7］ 任勇峰，张凯华，程海亮.基于FPGA的高速数据采集存储系统设计［J］.电子器件，2015，38（1）：135-139.

［8］ 宋丹，任勇峰，姚宗.一种低功耗水下多通道实时采集存储装置的设计［J］.电子器件，2013，36（4）：502-505.

［9］ 许其容，尤文斌，马铁华，等.基于无线控制的爆炸场多参数存储测试系统［J］.电子器件，2014，37（2）：307-310.

王悦凯（1987-），男，硕士研究生，山西，主要研究方向为测试计量技术与仪器，253229156@qq.com；

马游春（1977-），男，副教授，江苏，主要研究方向为测试计量技术与仪器，电子测试仪器与系统，879406889@qq.com。

The Design and Implementation of Multi-Channel Collection and Storage System*

WANG Yuekai，MA Youchun*，DING Ning
（National Key Laboratory for Electronic Measurement Technology，Key Laboratory of Instrumentation Science& Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

In order to achieve the flight data acquisition in negative delay test，a multi-channel data acquisition storage system with many patterns of MRAM is designed combined with Flash storage.FPGA is used as the main control chip，and the data encoding is optimized.Negative delay is achieved within 170 ms for aircraft condition monitoring，assembly debugging time is reserved for storage test more adequate.This system reduces greatly the power consumption and it can ultimately successfully apply on a certain flight data recorder.

acquisition and storage；negative delay；low power consumption；MRAM+Flash

TP274

A

1005-9490（2016）03-0662-05

EEACC：722010.3969/j.issn.1005-9490.2016.03.031