宽带低相噪频率综合器设计与实现

李 昂，于 萌，朱康生

(西安电子工程研究所专业3部，陕西西安 710100)

频率综合器广泛应用于宽带测量设备、无线通信、军用雷达、电子对抗系统中，随着军用雷达、电子对抗及横向军品、民品技术的高速发展，对分系统的“心脏”部件频率综合器提出了越来越高的要求［1］。常用的高性能频率合成方式主要有以下4种:锁相频率合成(PLL)、直接模拟式频率合成、直接数字式频率合成(DDS)和混合式频率合成(DDS+PLL)。PLL技术具有频率覆盖范围大、相位噪声低、杂散抑制好的特点而被广泛应用。

1 方案设计

本文采用经典的PLL结构产生超宽带、低相位噪声信号［2－3］。频率合成器的频率输出范围为7.12～9.12 GHz，相位噪声要求≤－96 dBc/Hz@1 kHz;杂散抑制≤－70 dBc;频率步进8 MHz。采用传统的PLL结构，电路结构简单，通过合理器件选择可实现低成本高性能指标。文中采用80 MHz输出的高性能OCXO晶振作为参考输入频率，PLL芯片应用国产小数锁相环芯片GM4704，其射频输出频率可达到10 GHz，其性能优于同款Hittite的HMC704，电路结构简单、功耗减小。电路框图如图1所示。

图1 锁相环基本框图

2 指标分析

2.1 相位噪声分析

一个理想锁相环相位噪声取决于多项因素:(1)参考分频器的附加抖动噪声，VCO分频器的附加抖动噪声。(2)VCO的灵敏度，VCO的增益Kvco，VCO自身的相位噪声频谱。(3)鉴相器引入的鉴相周期杂散，电荷泵自身的热噪声和1/f噪声。(4)环路滤波器和环路带宽。(5)参考信号源的相位噪声频谱。(6)芯片的工作模式。整数、小数调制类型。合理选取与配置相关芯片寄存器的各个参数可实现高的性能指标。根据GM4704LP4手册［4］，其FOM基底为FP0_dB= －227 dBc/Hz@1 Hz;闪烁噪声基底为 FP1_dB=－266 dBc/Hz@1 Hz。输出为9.12 GHz时可得，PLL基底如式(1)所示，闪烁噪声1 kHz处如式(2)所示。

2.2 杂散分析

小数频率合成器［5］的杂散是因VCO的工作频率和鉴相频率没有直接的倍数关系。正因如此，VCO的工作频率和鉴相频率的高次谐波互调造成了杂散频带。当VCO的工作频率与鉴相频率的整倍数接近时杂散将会达到最大。当VCO的工作频率是鉴相频率的整数倍时，就不会有混合的频率产生。通过公式，可计算整数边界的杂散分布，d＜m，m为小数杂散阶数，且d，m都取整数。当m＞4时小数杂散已可忽略不计。计算可得距离输出频率最近的杂散为±4 MHz处。通过设计合理环路滤波器的环路带宽，调节CP偏置电流，可有效抑制杂散。

所有外界的频率经耦合、辐射等多种原因都可能进入VCO的调谐控制端，在VCO的输出形成杂散。一个跳频源内的振荡器、DC/DC等，均可产生杂散，所以在PCB布线是要满足电磁兼容相关原理，加强电源滤波，控制信号在不适用时应关闭等，均可有效抑制这些杂散的出现。

2.3 环路滤波器设计

环路滤波器设计是锁相环设计的核心之一［6－8］。其中，环路带宽的选择需要折中考虑。带宽小，可降低近端相噪，抑制带外杂散，但环路锁定时间长;带宽大，环路锁定时间短，但不能有效地抑制带外杂散。图2为本设计采用的环路滤波器形式。

图2 环路滤波器结构形式

通过PLL锁相环仿真软件设计本环路滤波器，其中 Cb=1 nF;Rb1=Rb2=1 kΩ;R2=130 Ω，R3=130 Ω，R4=1 kΩ，;C1=680 pF，C2=15 nF，C3=330 pF，C4=22 pF。此时的环路带宽为 250 kHz，相位裕度为58°［9－10］，其相位噪声仿真曲线如图 3 所示。

图3 相位噪声仿真曲线

3 电路实现与测试结果

为实现高相位噪声及杂散指标，系统电源供电设计应加强滤波、隔离、屏蔽。系统供电包括+15 V、+5 V和+3.3 V。+3.3 V由+5 V通过稳压芯片ADP151得到直接给GM4704供电。ADP151输出稳定，输出纹波噪声低，电源抑制比高。各 +5 V和+3.3 V电源之间用磁珠进行隔离。整个系统的控制电路与PLL电路分开，采用两块电路板，可有效抑制数字电路对PLL电路的干扰，减少不必要的杂散出现。整个电路用腔体隔离，实现较好的电磁屏蔽特性。环路滤波器中的运算放大应采用低噪声电压运放，运算放大器的电源要进行良好的滤波处理。

实验供电由外部提供 +5 V，+15 V电源，用80 MHz恒温晶振作为参考时钟，其相位噪声指标良好。应用信号分析仪E5052B对该频率源的杂散、相噪进行测试。相位噪声测试曲线如图4所示，测试频率为9.12 GHz，相位噪声指标为－97 dBc/Hz@1 kHz;杂散测试如图5所示，杂散优于－70 dBc。

图4 9.12 GHz相位噪声测试曲线

图5 9.12 GHz杂散测试曲线

4 结束语

该频率综合器满足指标要求，相位噪声与杂散均达到较好水平，且性能稳定可靠。该设计方案可应用于同类型的频率源设计，在以后的设计中，应该优化电路布局，加强电磁兼容性设计，以使得杂散水平更低，有助于雷达整体性能的优化。

［1］ 池保勇，余治平．CMOS射频集成电路分析与设计［M］．北京:清华大学出版社，2003．

［2］ 白居宪．低噪声频率合成器［M］．西安:西安交通大学出版社，1994．

［3］ 张太江．现代微波PLL设计方法研究［D］．成都:电子科技大学，2002．

［4］ 成都国腾电子技术有限股份公司．GM4704设计应用手册［M］．成都:成都国腾电子技术有限股份公司，2013．

［5］ 赵彦芬．基于Δ－∑调制技术的小数分频锁相环的应用［J］．无线电工程，2010，40(4):49 －51．

［6］ 蔡发娟．宽带微波锁相频率源设计［D］．成都:电子科技大学，2010．

［7］ 张厥盛，郑继禹．锁相技术［M］．西安:西安电子科技大学出版社，1996．

［8］ 福昌，鲁昆生．锁相技术［D］．武汉:华中理工大学，1996．

［9］ 王建辉．雷达频综模块和中频接收模块的设计与实现［D］．成都:电子科技大学，2010．

［10］吴涛．W波段相参频率源技术及应用研究［D］．成都:电子科技大学，2010．