UHF RFID 系统读写器控制处理模块硬件设计综述*

李 鸿，龙小波，谭怀忠

(湘潭职业技术学院，湖南 湘潭 411102)

UHF RFID 系统读写器硬件电路主要由控制处理模块及其外围电路、射频收发模块及天线组成，其中控制处理模块和射频收发模块是读写器硬件系统的核心。控制处理模块又可分为基带处理单元和控制单元，目前国内市面上的UHF RFID 系统读写器控制处理模块硬件的主流设计方案是以ASIC(专用集成电路)组件、微处理器来实现。

1 控制处理模块的硬件设计

UHF RFID 系统读写器的控制处理模块主要完成对射频收发模块的控制，实现对高频信号的配置、编码、解码、校验、防碰撞、协议控制，承担读写器与外部设备或主机之间的应用接口等功能。目前，一是在同一片高集成度、高性能单片机、ARM、DSP 或FPGA 中实现控制处理模块的控制单元与基带处理单元，完成相关功能，其次是将控制单元与基带处理单元分离，采用单片机+单片机、单片机+DSP、单片机+FPGA、DSP+FPGA、ARM +FPGA 等多控制器结构的实现方法，前者实现控制单元的协议解析、防碰撞等，后者实现基带处理单元的编码、解码、滤波、校验等，这些基于高端微处理器的读写器占据了市场的主要份额［1，2］。

1.1 控制单元与基带处理单元结合在一起实现控制处理模块

此时，微处理器的选择至关重要，要求有相对高的速度、比较高的稳定性和丰富的I/O 设备端口，而且还要有相对低的功耗［3］。

1.1.1 采用单片机

目前单片机常用的有MCS-51 系列、PIC 系列等器件，以8 位、16 位为主，一般没有操作系统，采用单片机实现控制处理模块，电路设计比较简单、成本较低，有很强的接口性能［1］。文献［4］控制处理模块就是由C8051F340 单片机及其最小系统组成，负责通过USB 接口接收上位机发送的指令，解析指令并对射频收发芯片AS3992 进行控制，将AS3992 的反馈信息传输给上位机。文献［5］利用单片机C8051F120 实现控制处理模块，完成信号的编解码、数据处理、与上位机通信并响应其命令等功能。存在的问题是单片机能实现的功能比较简单，逻辑接口数据量较少，功能的扩展能力不强，数据处理速度相对较低，实时性不够，因此适合控制需求相对简单的场合，与现在产品网络化、智能化存在一定的差别［5］。

1.1.2 采用ARM 处理器

ARM 系列处理器可靠性、安全性高，功耗低，速度快、处理能力强，接口资源丰富，扩展能力强、兼容性好，同时可加载Linux、WinCE 等复杂操作系统，具有较强的事务管理功能，属于高性能的处理器。通常选择ARM7/ARM9/ARM11处理器实现控制处理模块，基带信号的配置、编解码、数据校验、协议控制、多标签的访问以及防冲突过程等通过软件编程实现，交由ARM 处理器进行控制，具有较好的实时性，无需外接存储器，在满足要求的同时，可降低成本，缺点是成本相对于单片机较高［5］。文献［6］选用三星公司基于ARM11的S3C6410 微处理器通过移植Linux 操作系统、软件编程来实现控制处理模块，完成设备驱动，PIE 编码、FM0 解码、CRC 校验等数据处理功能。文献［7］，［8］，［9］采用三星ARM9 微处理器S3C2440A，构建最小硬件系统，移植嵌入式Linux 系统，实现控制处理模块。

1.1.3 采用DSP

比较高端的读写器控制处理模块常使用DSP 芯片，增加读写器的灵敏度，扩展读写距离。DSP 芯片信号处理、运算能力强大，编译和执行效率非常高，特别适合数字信号的运算、处理，但控制能力一般，综合应用能力不及单片机。文献［10］采用DSP 芯片TMS320F2812PGFA 构成整个系统的控制核心及数据处理，负责信号的编码、解码、液晶显示和串口通信等的控制。文献［11］采用DSP 芯片ADSP-BF531l 实现控制处理模块，控制电路的工作状态，配置外设寄存器，接收基带信号并对其进行处理，完成对基带信号的解码和校验，产生控制标签状态的命令，对其进行编码，并发送给射频模块进行调制和放大，执行防冲突处理程序，控制读写器与计算机的通信，将成功识别的标签ID 传送给计算机。

1.1.4 采用FPGA

采用FPGA 实现控制处理模块相比单片机、ARM 和DSP优势明显。FPGA 时钟频率高，内部延时小，全部控制逻辑由硬件完成，有很高的运算处理能力，速度快、效率高，能很好地满足超高频读写器数据传输和处理速度快的要求。而且，FPGA 能够进行编程、除错、再编程的重复操作，缩短开发生产周期［1］。文献［12］控制处理模块选用FPGA 器件XC6SLX16 来实现，采用自上向下的设计方法用Verilog HDL语言设计出包括PIE 编码模块，FM0 解码模块、CRC 校验模块，并串转换模块，防碰撞模块、滤波器、协议控制模块和通信接口模块在内的整个数字基带系统。文献［1］利用FPGA片内SOPC 设计NiosⅡ嵌入式软核处理器作为读写器控制处理模块的控制单元，完成时序控制，状态转换等，包括发送链路的PIE 编码模块、CRC-5 校验模块、信道滤波器模块和接收链路的FM0 解码模块、CRC-16 校验模块、防碰撞模块等。

1.2 控制单元与基带处理单元分离实现控制处理模块

采用控制单元与基带处理单元分离的结构更能体现模块化设计思想，更有利于进行并行设计，实现分工协作，缩短开发周期。基带处理单元完成基带信号的编码、解码、校验以及滤波等，控制单元采用单片机、DSP、ARM 等微处理器，结合相应的软件实现与后端应用系统之间的通信，控制与电子标签的通信过程，实现冲突仲裁以及多标签识别，数据的加密和解密，进行读写器与电子标签之间的身份验证，对外部设备(如键盘、显示器等)的控制等［2］。

1.2.1 控制器+ARM

文献［13］采用三星ARM9 芯片S3C2440 作为控制单元的微处理器，其外围电路包括屏幕、键盘、存储系统以及对外通信接口等，嵌入Linux 操作系统。通过与上位机的通信接口完成与应用系统软件的通信，执行各种指令，控制基带电路及射频前端的工作状态;执行防碰撞算法，实现多标签无漏识别。采用ATMEL 公司ARM7 芯片AT91SAM7S256 作为基带处理单元的MCU，完成控制单元命令的解析，控制射频前端电路的工作状态;对发送的基带信号进行编码和对接收的数字信号进行解码。

1.2.2 控制器+DSP

选择单片机或ARM 作控制器加上DSP 芯片实现控制处理模块。文献［14］提出了一种以单片机为控制器，利用DSP 处理防碰撞算法的UHF RFID 读写器设计方案。DSP用来实现防碰撞算法，速度快、减少了控制器的负担。这种方案的优点是结构比较简单可靠，缺点是系统设计成本较高。

1.2.3 控制器+FPGA

采用单片机、ARM 或DSP 作控制器加FPGA 进行设计实现控制处理模块。FPGA 实现硬件数据的编解码和CRC校验，信号处理速度快、实时性好，可以分担控制器的任务，降低对控制器性能的要求，简化软件设计。缺点是需要给FPGA 外接存储器，系统设计成本较高。文献［15］，［16］的控制处理模块就是采用单片机+FPGA 结构并协同工作的设计方案，编码、解码、CRC 以及时钟分频等基带处理由FPGA 来实现，利用Verilog HDL 语言进行编写，速度快，电路形式简单，移植方便。单片机实现对FPGA 的控制以及与FPGA 进行数据信息的交换，与PC 机的通信，接收PC 机命令或者从本系统键盘输入的命令，并将命令下传到FPGA，由FPGA 完成对射频卡的操作，接收从FPGA 传回的操作结果并在LCD 上加以显示，控制射频收发模块中TR1000 芯片的工作方式。文献［17］采用ARM9 +FPGA 结构设计实现基带信号处理。ARM9 处理器S3C2440A 做主控芯片，担负在WinCE6.0 系统下对读写标签操作的控制;FPGA 采用Altera公司的EPZCST144 芯片，控制和CCll0l 射频模块的通信，实现基带信号处理及协议解析，包括基带信号PIE 编码模块，回波信号FMO 解码模块，标签操作功能模块，基于标签预测模型和抽样定理的多标签识别防碰撞算法模块，全数字锁相环模块和通信接口功能模块。文献［18］控制处理模块采用了低功耗DSP 与FPGA 相结合的构架，在DSP 芯片中实现协议命令处理、防碰撞算法、系统控制，根据通信协议的要求接收发送指令，并且完成与上位机的通信。在FPGA 芯片中完成协议的编解码、校验、协议语法的添加、去除以及与射频模块的数据交换。文献［1］，［19］，［20］采用软核处理器+FPGA 相结合的构架，基于嵌入式软核的设计方式。运用SOPC 技术，在Altera 系列FPGA 芯片中嵌入NiosⅡ软核处理器，根据UHF 协议特点，基于ISO/IEC18000-6C 标准，自定义外设，完成包括PIE 编码、FM0 解码、CRC 校验、防碰撞、协议控制和UART 等模块的基带处理电路的设计及基带信号数据处理功能。

2 结束语

目前国内外市场上读写器控制处理模块硬件的主流设计方案都是以嵌入式微处理器为核心。但市场对射频识别技术的应用需求在不断变化，对读写器功能的要求在不断提升。要求读写器具备丰富的扩展接口，可以独立工作，具有通过网络或者串口、USB 等传输信息的能力，要求控制处理模块的处理器能够在数据处理、兼容性方面有强大的功能。NiosⅡ软核处理器虽然与常见的微处理器很类似，在一片芯片上包含了处理器、存储器，以及I/O 电路等功能模块，但它最大的特点是它是一个软核、可配置的系统。设计者可以根据需求构建32 位的NiosⅡ处理器，并能对其外围设备进行灵活配置，灵活设计系统的外设与接口，能及时验证系统的功能，能很好地满足数据处理、兼容性等上述方面的要求［21］。因此，基于NiosⅡ软核处理器的控制处理模块的设计成为了当前UHF RFID 系统读写器研究的一个热点。它充分借鉴了市面上其它成熟的技术方案，总结和吸收了其它方案的优缺点，与传统设计相比简化了UHF RFID 系统读写器设计，提高了读写器控制协调能力、抗干扰强度、降低功耗，降低了成本，符合电子系统设计的发展潮流和趋势。

［1］陈佳雷.基于FPGA 的UHF－RFID 读写器数字基带部分的研究与设计［D］.南京:南京邮电大学，2012.

［2］袁传奇.UHF RFID 读写器研究与射频前端设计［D］.杭州:杭州电子科技大学，2012.

［3］赵全明，杜军梅，梁飞宇，等.UHF RFID 系统的读写器设计［J］.现代仪器，2012，18(6):48－50.

［4］陈勇，陆遥.基于AS3992 的超高频RFID 阅读器的设计及仿真［J］.半导体光电，2013，34(1):158－161.

［5］刘军君.UHF RFID 读写器设计［D］.南京:南京邮电大学，2011.

［6］赵文颖.超高频RFID 阅读器的研究与设计［D］.沈阳:东北农业大学，2013.

［7］夏宏，吴济文.超高频RFID 读写器系统的设计与实现［J］.计算机应用，2012，32(8):2369－2373.

［8］杜太行，王国华，刘旭.UHF 射频读写器的设计［J］.电子设计工程，2011，19(20):160－162.

［9］丁哲壮.超高频RFID 读写器的硬件设计与实现［D］.北京:华北电力大学，2013.

［10］李伟.超高频RFID 读写器的研究与设计［D］.郑州:郑州大学，2010.

［11］黄丘林.UHF RFID 阅读器硬件开发平台设计［C］.2007 年全国微波毫米波会议论文集，2007:1930－1933.

［12］吕阗.基于FPGA 的符合ISO 18000－6C 标准的RFID 读写器数字基带系统设计［D］.成都:电子科技大学，2013.

［13］徐海飞.基于ISO18000－6C 标准的UHF RFID 读写器设计与实现［D］.成都:电子科技大学，2012.

［14］郑少渊.超高频射频识别阅读器的设计与实现［D］.杭州:浙江大学，2007.

［15］孙伟强.超高频无源RFID 读卡器的FPCA 设计与实现［D］.广州:暨南大学，2008.

［16］周陈锋，何怡刚，何周国，等.超高频RFID 读写器基带模块的原理与设计［J］.微计算机信息，2009(11):249－250，296.

［17］王衍良.基于FPGA 的超高频RFID 读写器设计与实现［D］.广州:广东工业大学，2011.

［18］卢亮亮.915 MHz 超高频RFID 读卡器设计［D］.郑州:郑州大学，2011.

［19］赵明辉.UHF RFID 的SOPC 设计［D］.成都:电子科技大学，2011.

［20］张江波.基于NiosⅡ的RFID 读写器设计［D］.郑州:郑州大学，2011.

［21］邵春霖.基于NiosⅡ的RFID 阅读器识别系统的设计与实现［D］.昆明:云南大学，2010.