低功耗VDMOS器件用硅外延片工艺研究
2014-10-21 02:58高航王文林薛兵李扬李明达
科技创新与应用 2014年31期
高航 王文林 薛兵 李扬 李明达
摘 要：文章采用化学气相沉积方法（CVD）在6英寸<100>晶向的重掺Sb硅衬底（0.01～0.02Ω·cm）上生长N/N+型硅外延片，采用SRP扩展电阻测试测试外延层过渡区宽度，傅里叶光谱仪测试外延层厚度，CV汞探针测试仪测试外延层电阻率；制备外延层厚度56μm、电阻率13Ω·cm的硅外延片，并通过展宽外延层过渡区由4μm增长至13μm，有效降低外延片串联电阻，从而实现VDMOS器件的导通电阻由4.37Ω降低至3.59Ω，VDMOS器件导通电阻降幅达到17.85%。
关键词：VDMOS；外延层过渡区；外延生长工艺
引言
垂直双扩散MOS（VDMOS）晶体管具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点[1]， 目前已在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用[2]。
针对VDMOS器件多元胞，大管芯的特点，通过减小外延片串联电阻，降低器件导通电阻，从而提高单位面积的电流通量，实现减小管芯面积、降低器件功耗、提高单片产出率的目的，这也是当前VDMOS器件发展的重要方向之一[3]。
文章通过精确调整外延层生长不同时段的掺杂量，来使外延层过渡区坡度变缓，过渡区宽度延展2～3倍，载流子浓度程梯度变化，在保持有效外延层厚度不变的前提下，降低了导通电阻，达到了预期效果。
1 工艺试验
其中，Repi为高阻外延层的导通电阻。该电阻在高压器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+为N+衬底层的导通电阻——这部分电阻也由于掺杂浓度较高，可以忽略不计[5]。此次VDMOS产品的导通电阻Rdson得以降低的关键是改善了外延层过渡区的形貌，展宽了过渡区的宽度，使载流子浓度的变化更为缓慢，因此减小了导通电阻Rdson。
3 结束语
文章主要研究了低Rdson值VDMOS晶体管用硅外延片的制备方法，在保证器件的良率以及其他性能不损失的前提条件下，实现导通电阻Rdson下降10%以上。通过调节初始过渡区生长阶段的细微掺杂量变化，有效的延展了过渡区的宽度，降低了Rdson，同时保证了外延产品的厚度、电阻率德低不均匀性。现阶段已成功研究出了可减小Rdson的VDMOS晶体管用硅外延片。
参考文献
[1]王英，何杞鑫，方绍华.高压功率VDMOS管的设计研制[J].电子器件，2006，29（1）：5-8.
[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.
[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.
[4]姜艳，陈龙，沈克强.VDMOS的导通电阻模型[J].电子器件，2008，31（2）：537-541.
[5]赵丽霞，袁肇耿，张鹤鸣.高压VDMOS用外延片的外延参数设计[J].工艺技术与材料，2009，34（4）：348-350.endprint
摘 要：文章采用化学气相沉积方法（CVD）在6英寸<100>晶向的重掺Sb硅衬底（0.01～0.02Ω·cm）上生长N/N+型硅外延片，采用SRP扩展电阻测试测试外延层过渡区宽度，傅里叶光谱仪测试外延层厚度，CV汞探针测试仪测试外延层电阻率；制备外延层厚度56μm、电阻率13Ω·cm的硅外延片，并通过展宽外延层过渡区由4μm增长至13μm，有效降低外延片串联电阻，从而实现VDMOS器件的导通电阻由4.37Ω降低至3.59Ω，VDMOS器件导通电阻降幅达到17.85%。
关键词：VDMOS；外延层过渡区；外延生长工艺
引言
垂直双扩散MOS（VDMOS）晶体管具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点[1]， 目前已在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用[2]。
针对VDMOS器件多元胞，大管芯的特点，通过减小外延片串联电阻，降低器件导通电阻，从而提高单位面积的电流通量，实现减小管芯面积、降低器件功耗、提高单片产出率的目的，这也是当前VDMOS器件发展的重要方向之一[3]。
文章通过精确调整外延层生长不同时段的掺杂量，来使外延层过渡区坡度变缓，过渡区宽度延展2～3倍，载流子浓度程梯度变化，在保持有效外延层厚度不变的前提下，降低了导通电阻，达到了预期效果。
1 工艺试验
其中，Repi为高阻外延层的导通电阻。该电阻在高压器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+为N+衬底层的导通电阻——这部分电阻也由于掺杂浓度较高，可以忽略不计[5]。此次VDMOS产品的导通电阻Rdson得以降低的关键是改善了外延层过渡区的形貌，展宽了过渡区的宽度，使载流子浓度的变化更为缓慢，因此减小了导通电阻Rdson。
3 结束语
文章主要研究了低Rdson值VDMOS晶体管用硅外延片的制备方法，在保证器件的良率以及其他性能不损失的前提条件下，实现导通电阻Rdson下降10%以上。通过调节初始过渡区生长阶段的细微掺杂量变化，有效的延展了过渡区的宽度，降低了Rdson，同时保证了外延产品的厚度、电阻率德低不均匀性。现阶段已成功研究出了可减小Rdson的VDMOS晶体管用硅外延片。
参考文献
[1]王英，何杞鑫，方绍华.高压功率VDMOS管的设计研制[J].电子器件，2006，29（1）：5-8.
[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.
[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.
[4]姜艳，陈龙，沈克强.VDMOS的导通电阻模型[J].电子器件，2008，31（2）：537-541.
[5]赵丽霞，袁肇耿，张鹤鸣.高压VDMOS用外延片的外延参数设计[J].工艺技术与材料，2009，34（4）：348-350.endprint
摘 要：文章采用化学气相沉积方法（CVD）在6英寸<100>晶向的重掺Sb硅衬底（0.01～0.02Ω·cm）上生长N/N+型硅外延片，采用SRP扩展电阻测试测试外延层过渡区宽度，傅里叶光谱仪测试外延层厚度，CV汞探针测试仪测试外延层电阻率；制备外延层厚度56μm、电阻率13Ω·cm的硅外延片，并通过展宽外延层过渡区由4μm增长至13μm，有效降低外延片串联电阻，从而实现VDMOS器件的导通电阻由4.37Ω降低至3.59Ω，VDMOS器件导通电阻降幅达到17.85%。
关键词：VDMOS；外延层过渡区；外延生长工艺
引言
垂直双扩散MOS（VDMOS）晶体管具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点[1]， 目前已在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用[2]。
针对VDMOS器件多元胞，大管芯的特点，通过减小外延片串联电阻，降低器件导通电阻，从而提高单位面积的电流通量，实现减小管芯面积、降低器件功耗、提高单片产出率的目的，这也是当前VDMOS器件发展的重要方向之一[3]。
文章通过精确调整外延层生长不同时段的掺杂量，来使外延层过渡区坡度变缓，过渡区宽度延展2～3倍，载流子浓度程梯度变化，在保持有效外延层厚度不变的前提下，降低了导通电阻，达到了预期效果。
1 工艺试验
其中，Repi为高阻外延层的导通电阻。该电阻在高压器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+为N+衬底层的导通电阻——这部分电阻也由于掺杂浓度较高，可以忽略不计[5]。此次VDMOS产品的导通电阻Rdson得以降低的关键是改善了外延层过渡区的形貌，展宽了过渡区的宽度，使载流子浓度的变化更为缓慢，因此减小了导通电阻Rdson。
3 结束语
文章主要研究了低Rdson值VDMOS晶体管用硅外延片的制备方法，在保证器件的良率以及其他性能不损失的前提条件下，实现导通电阻Rdson下降10%以上。通过调节初始过渡区生长阶段的细微掺杂量变化，有效的延展了过渡区的宽度，降低了Rdson，同时保证了外延产品的厚度、电阻率德低不均匀性。现阶段已成功研究出了可减小Rdson的VDMOS晶体管用硅外延片。
参考文献
[1]王英，何杞鑫，方绍华.高压功率VDMOS管的设计研制[J].电子器件，2006，29（1）：5-8.
[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.
[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.
[4]姜艳，陈龙，沈克强.VDMOS的导通电阻模型[J].电子器件，2008，31（2）：537-541.
[5]赵丽霞，袁肇耿，张鹤鸣.高压VDMOS用外延片的外延参数设计[J].工艺技术与材料，2009，34（4）：348-350.endprint
