短波接收机中基于DDS-PLL的频率合成器的分析
2014-09-01 15:46王健
新媒体研究 2014年12期
王健
摘要由于PLL（Phase Locking Loop，锁相环）的频率转换速率与分辨率较低，而DDS（Direct Digital Synthesizer，直接数字频率合成器）所产生的频率纯度不高，基于DDS-PLL的频率合成器能很好的解决上述问题，文章对一种基于DDS-PLL的频率合成器进行分析。分析表明，基于DDS-PLL的频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。
关键词DDS；PLL；VCO；LPF
中图分类号：TN74 文献标识码：A 文章编号：1671-7597（2014）12-0046-01
短波接收机把频率合成器[1]所输出的频率信号与所收到的射频信号进行混频，从而把高频信号变成中频信号，便于进行后续的信号处理。可见，频率合成器的性能直接影响接收机的性能。而常用的频率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL与DDS。
这三种方法各有优缺点。DS的原理与实现都比较简单，但是其输出的频率范围较窄，而且输出信号的精度、稳定性都较差。虽然PLL能够输出具有较好频谱质量的高频信号，但是该信号的分辨率并不高，并且其不支持高速的频率切换[3]。对于DDS而言，其不仅能够提供高速的频率切换，还能够输出精度高、噪声低、稳定性好的频率信号，但是其输出的频率范围较窄[4]。而DDS与PLL相结合的频率合成器能很好的解决上述问题。
1DDS-PLL的频率合成器的原理
基于DDS-PLL的频率合成器的原理图如图1所示。从图1中可以看出，频率合成器由DDS、LPF、PLL、VCO组成。其中，为振荡器所输出的频率信号，其作为DDS的参考频率，而DDS所输出的信号经LPF滤波后作为PLL的时钟源。的值由DDS的频率控制字所决定。VCO的输出为所需要的频率信号。
图1基于DDS-PLL的频率合成器的原理图
1.1 DDS
DDS的环路输出信号由参考频率、频率控制字，累加器字长所决定，其关系为：
（1）
从公式（1）可以看出，越大，DDS的频率分辨率越好。
1.2 PLL
PLL工作流程为：在PLL内有存在两个独立的计数器A与N，并且A的计数范围小于N。当PLL刚开始工作时，两个计数器同时从零开始计数，此时前置分频器工作在÷（V+1）状态；当A记到最大值时，前置分频器改变工作状态，变成÷，同时停止计数，而当B记到最大值时，前置分频器改变工作状态，变成÷（V+1），同时A与B清零，重新从零开始计数。
1.3 VCO
1）VCO的输出信号的带宽必须满足系统要求。
2）VCO输出信号的频率稳定性要高，即信号偏移始终处于环路同步范围内。
3）尽量减少VCO的相位噪声。
4）尽量减少VCO输出信号的非线性失真。
5）尽量较少VCO的控制电压的噪声与杂波。
6）在满足同步范围要求的前提下，尽量减少压控灵敏度。
图2VCO的电路图
2性能分析
寄生边带抑制能力与相位噪声的大小是衡量频率合成器性能的两个重要指标。寄生边带产生的原因主要有两个：一是VCO的输入信号中含有杂波，从而导致其输出的频率信号包含杂波成分；二是鉴相器的输出含有纹波电压。为了改善频率合成器的寄生边带抑制能力，通常会适当减少频率合成器的带宽与分频比N，从而使得杂波的频谱处在LPF的阻带内，但是当过小时，会对PLL的捕获性能产生影响。而为了减少相位噪声，可以从以下三个方面入手：一是环路参数的设计方面；二是使用积分滤波器作为LPF；三是选用低噪、高稳定的振荡器。
3总结
该频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。因此，该频率合成器具有很好地工程与应用价值。
参考文献
[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.
[2]邱迎锋，刘光斌.频率合成技术：历史、现状及发展[J].工业仪表与自动化装置，2005（05）：12-14.
[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.
[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.
endprint
摘要由于PLL（Phase Locking Loop，锁相环）的频率转换速率与分辨率较低，而DDS（Direct Digital Synthesizer，直接数字频率合成器）所产生的频率纯度不高，基于DDS-PLL的频率合成器能很好的解决上述问题，文章对一种基于DDS-PLL的频率合成器进行分析。分析表明，基于DDS-PLL的频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。
关键词DDS；PLL；VCO；LPF
中图分类号：TN74 文献标识码：A 文章编号：1671-7597（2014）12-0046-01
短波接收机把频率合成器[1]所输出的频率信号与所收到的射频信号进行混频，从而把高频信号变成中频信号，便于进行后续的信号处理。可见，频率合成器的性能直接影响接收机的性能。而常用的频率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL与DDS。
这三种方法各有优缺点。DS的原理与实现都比较简单，但是其输出的频率范围较窄，而且输出信号的精度、稳定性都较差。虽然PLL能够输出具有较好频谱质量的高频信号，但是该信号的分辨率并不高，并且其不支持高速的频率切换[3]。对于DDS而言，其不仅能够提供高速的频率切换，还能够输出精度高、噪声低、稳定性好的频率信号，但是其输出的频率范围较窄[4]。而DDS与PLL相结合的频率合成器能很好的解决上述问题。
1DDS-PLL的频率合成器的原理
基于DDS-PLL的频率合成器的原理图如图1所示。从图1中可以看出，频率合成器由DDS、LPF、PLL、VCO组成。其中，为振荡器所输出的频率信号，其作为DDS的参考频率，而DDS所输出的信号经LPF滤波后作为PLL的时钟源。的值由DDS的频率控制字所决定。VCO的输出为所需要的频率信号。
图1基于DDS-PLL的频率合成器的原理图
1.1 DDS
DDS的环路输出信号由参考频率、频率控制字，累加器字长所决定，其关系为：
（1）
从公式（1）可以看出，越大，DDS的频率分辨率越好。
1.2 PLL
PLL工作流程为：在PLL内有存在两个独立的计数器A与N，并且A的计数范围小于N。当PLL刚开始工作时，两个计数器同时从零开始计数，此时前置分频器工作在÷（V+1）状态；当A记到最大值时，前置分频器改变工作状态，变成÷，同时停止计数，而当B记到最大值时，前置分频器改变工作状态，变成÷（V+1），同时A与B清零，重新从零开始计数。
1.3 VCO
1）VCO的输出信号的带宽必须满足系统要求。
2）VCO输出信号的频率稳定性要高，即信号偏移始终处于环路同步范围内。
3）尽量减少VCO的相位噪声。
4）尽量减少VCO输出信号的非线性失真。
5）尽量较少VCO的控制电压的噪声与杂波。
6）在满足同步范围要求的前提下，尽量减少压控灵敏度。
图2VCO的电路图
2性能分析
寄生边带抑制能力与相位噪声的大小是衡量频率合成器性能的两个重要指标。寄生边带产生的原因主要有两个：一是VCO的输入信号中含有杂波，从而导致其输出的频率信号包含杂波成分；二是鉴相器的输出含有纹波电压。为了改善频率合成器的寄生边带抑制能力，通常会适当减少频率合成器的带宽与分频比N，从而使得杂波的频谱处在LPF的阻带内，但是当过小时，会对PLL的捕获性能产生影响。而为了减少相位噪声，可以从以下三个方面入手：一是环路参数的设计方面；二是使用积分滤波器作为LPF；三是选用低噪、高稳定的振荡器。
3总结
该频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。因此，该频率合成器具有很好地工程与应用价值。
参考文献
[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.
[2]邱迎锋，刘光斌.频率合成技术：历史、现状及发展[J].工业仪表与自动化装置，2005（05）：12-14.
[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.
[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.
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摘要由于PLL（Phase Locking Loop，锁相环）的频率转换速率与分辨率较低，而DDS（Direct Digital Synthesizer，直接数字频率合成器）所产生的频率纯度不高，基于DDS-PLL的频率合成器能很好的解决上述问题，文章对一种基于DDS-PLL的频率合成器进行分析。分析表明，基于DDS-PLL的频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。
关键词DDS；PLL；VCO；LPF
中图分类号：TN74 文献标识码：A 文章编号：1671-7597（2014）12-0046-01
短波接收机把频率合成器[1]所输出的频率信号与所收到的射频信号进行混频，从而把高频信号变成中频信号，便于进行后续的信号处理。可见，频率合成器的性能直接影响接收机的性能。而常用的频率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL与DDS。
这三种方法各有优缺点。DS的原理与实现都比较简单，但是其输出的频率范围较窄，而且输出信号的精度、稳定性都较差。虽然PLL能够输出具有较好频谱质量的高频信号，但是该信号的分辨率并不高，并且其不支持高速的频率切换[3]。对于DDS而言，其不仅能够提供高速的频率切换，还能够输出精度高、噪声低、稳定性好的频率信号，但是其输出的频率范围较窄[4]。而DDS与PLL相结合的频率合成器能很好的解决上述问题。
1DDS-PLL的频率合成器的原理
基于DDS-PLL的频率合成器的原理图如图1所示。从图1中可以看出，频率合成器由DDS、LPF、PLL、VCO组成。其中，为振荡器所输出的频率信号，其作为DDS的参考频率，而DDS所输出的信号经LPF滤波后作为PLL的时钟源。的值由DDS的频率控制字所决定。VCO的输出为所需要的频率信号。
图1基于DDS-PLL的频率合成器的原理图
1.1 DDS
DDS的环路输出信号由参考频率、频率控制字，累加器字长所决定，其关系为：
（1）
从公式（1）可以看出，越大，DDS的频率分辨率越好。
1.2 PLL
PLL工作流程为：在PLL内有存在两个独立的计数器A与N，并且A的计数范围小于N。当PLL刚开始工作时，两个计数器同时从零开始计数，此时前置分频器工作在÷（V+1）状态；当A记到最大值时，前置分频器改变工作状态，变成÷，同时停止计数，而当B记到最大值时，前置分频器改变工作状态，变成÷（V+1），同时A与B清零，重新从零开始计数。
1.3 VCO
1）VCO的输出信号的带宽必须满足系统要求。
2）VCO输出信号的频率稳定性要高，即信号偏移始终处于环路同步范围内。
3）尽量减少VCO的相位噪声。
4）尽量减少VCO输出信号的非线性失真。
5）尽量较少VCO的控制电压的噪声与杂波。
6）在满足同步范围要求的前提下，尽量减少压控灵敏度。
图2VCO的电路图
2性能分析
寄生边带抑制能力与相位噪声的大小是衡量频率合成器性能的两个重要指标。寄生边带产生的原因主要有两个：一是VCO的输入信号中含有杂波，从而导致其输出的频率信号包含杂波成分；二是鉴相器的输出含有纹波电压。为了改善频率合成器的寄生边带抑制能力，通常会适当减少频率合成器的带宽与分频比N，从而使得杂波的频谱处在LPF的阻带内，但是当过小时，会对PLL的捕获性能产生影响。而为了减少相位噪声，可以从以下三个方面入手：一是环路参数的设计方面；二是使用积分滤波器作为LPF；三是选用低噪、高稳定的振荡器。
3总结
该频率合成器所产生的频率信号具有高稳定性、高精度、高分辨率与低相噪的优点。因此，该频率合成器具有很好地工程与应用价值。
参考文献
[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.
[2]邱迎锋，刘光斌.频率合成技术：历史、现状及发展[J].工业仪表与自动化装置，2005（05）：12-14.
[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.
[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.
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